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一种中频数字接收机设计

时间：2023-02-01 08:00:51 其他范文收藏本文下载本文

一种中频数字接收机设计（精选5篇）由网友“JJudeaaa”投稿提供，下面是小编为大家整理后的一种中频数字接收机设计，仅供参考，大家一起来看看吧。

一种中频数字接收机设计

篇1：一种中频数字接收机设计

一种实用的中频数字接收机设计

摘要：针对后三代移动通信系统研究所需硬件平台的要求，提出了一种灵活性强的可扩展中频接收机设计方案。这种方案可以在较高的中频频率上实现信号的数字化接收，且适用于多种输入信号。该方案以自顶向下的思路，吸取其它方案的优点，完成了基于软件无线电思想的数字化接收机设计。该系统结构简单，成本低，有良好的实用性和通用性。

关键词：带通采样采样速率数字下变频

近年来，移动通信的发展十分迅速。应对更高速率业务的要求，我国对于后三代移动通信系统(B3G)的研究也逐渐兴起，但是目前多局限于对仿真数据进行理论研究和模拟阶段，有必要建立一个硬件实验平台，以便寻找研究成果的应用方法。此硬件平台应具有适合于软件无线电的体系，在硬件结构上与无线通信的通用功能模块相一致：不仅可以接收现存通信标准规定的信号，还可以处理由用户自定义的信号，为未来研究提供可靠的实测数据。该平台还应具有高度的灵活性、开放性以支持多种通信体制和不同的QoS(QualityofService)要求。

从软件无线电的观点来看，受宽带天线、高速A／D转换器及数字信号处理器等发展水平的限制，实现一个理想的软件无线电平台[1]的条件目前还不具备。因此，本文根据系统提出的中频频率为70MHz、信号带宽为10MHz的设计要求，在分析比较了几个方案优缺点的基础上，着重研究了在现有器件情况下最大限度地实现中频数字化这一关键问题，最终设计了一种可用于所述实验平台的中频数字化接收机。在使用该方案的实际系统上，可以对新一代蜂窝移动通信系统中的关键技术进行研究和实验评估。

1初步设计方案

站在系统灵活性的角度，本文暂不考虑使用模拟解调器的中频接收方案，而采用数字化的处理，先提出两种方案。

1．1单路带通采样方案，

根据系统的中频频率和带宽两项参数指标，若进行低通采样，由Nyquist定理知，采样速率至少要150Msps才能保证频谱不会发生混迭。但以目前芯片的制作水平看，采样速率大于150Msps且分辨率在10bit以上的ADC成本会很高；此外，后级接口电路必须使用超高速逻辑电路，基带数字信号处理的压力很大，还增加了整个电路板的布线、制版工艺难度，从而带来许多问题。观察系统的.中频接收信号：最高截止频率为75MHz，但信号带宽只有10MHz；若低通采样此信号，则默认信号分布在0～75MHz整个频带范围内，对此频带不再加以利用，因而频谱利用率较低。可以运用带通采样机制，按远低于2倍信号最高截止频率的采样速率进行欠采样，将中频信号频谱无混迭地搬移至基带[1]。此方案的示意图如图1所示。

例如，当发送端的基带信号是实信号时，选择接收机的采样速率fs=35Msps，频谱周期性复制到：f1±kfs(k为整数)，采样前后信号频谱的变化如图2、图3所示。

从图中可以看到，带通采样利用ADC作为近似理想的混频器对信号进行变频。采样后相当于信号的中心频率从70MHz搬移到基带，实现了中频到基带的频率变换，频谱利用率也比较高。可见，带通采样是比较合适的高速中频采样方案。此方案的优点是不再要求ADC有很高的采样速率，而只要采样速率选取得合适，后端可以直接得到基带数据进行相应的处理，大大简化了系统。此方案的缺点是当发送的基带信号为复数形式时，正负频谱关于虚轴不对称，若仍用35Msps的采样速率，频谱会发生混迭。因此要在采样前将信号先分别通过两个模拟边带滤波器得到两路有用的边带信息，再分别进行带通采样，要求此模拟滤波器的截止特性必须十分陡峭，否则会损失通带内的低频分量。但模拟滤波器有两个缺点：首先，过渡带宽窄的滤波器由于相位对频率的非线性会导致信号失真；其次，过渡带窄意味着高阶滤波器需要大量高质量的储能元件，代价很高。由此，该模拟边带滤波器不仅昂贵，还会使有用信号产生失真。

1．2两路正交化采样方案

笔者又提出了适用于发送端是复基带信号的两路正交化采样方案：借鉴正交采样的基本思想，使用两路ADCs以起始采样时间相距1/4个中频信号周期、同样的采样速率对中频信号进行带通采样。由于相位是以2π为周期的，所以这种方法得到的两路采样信号相位相差π/2，可以把它们分别看作一个复数信号的I、Q两路，对于每一路数据都按照前一种方案的思路将频谱搬移到基带。此方案示意图如图4所示，其中NCO(NumbericallyControlledOscillator)表示数控振荡器。

这种方案用两路正交信号恢复基带复信号，若仍用原来1/2的采样速率就能获得比第一种方案好的信噪比，而且方案二所适用的范围更广。此方案最大的缺点是需要两片ADCs，系统的复杂度成倍增长，且两路ADCs采样的起始时刻要满足相隔约3．57x10-9秒，采样过程中它们之间的相位差要保持不变，这对采样时钟的相位和两路ADCs的参数一致性要求很高，一般的系统难以实现。

综合上述方案，根据对其优缺点的分析，在具体设计中权衡利弊，对系统复杂度和系统性能折衷考虑，形成了下面的数字化接收方案。

2数字化接收方案

2．1系统结构

基于以上分析，笔者设计了一种基于软件无线电的全数字化接收机。系统的实现框架如图5所示。

此设计在前两种方案的基础上，结合各自优势，尽可能抑制了它们的缺点：一方面由于应用了带通采样机制，此方案具有第一种方案效率高、所用器件少的优点，同时又比第一种方案的适用范围广，它可恢复复数形式的基带信号，而单路带通采样方案实现的实信号情况仅为其中的一个特例而已。另一方面，采用数字下变频器，解决了第二种方案使用两路ADCs所遇到的由于ADCs电路参数不一致及双通道幅度、相位失配，使系统性能急剧下降的问题。因此本方案具有一定的工程应用价值，这一点在后面会进一步说明。

系统工作过程为：将接收的中频信号经过中心频率为70MHz的声表面波SAW(SurfaceAcousticWave)带通滤波器：BPF(Bandpassfilter)后得到信号r(t)，输入到ADC进行带通采样，采样速率为fs，产生的数字信号r[n]送入数字下变频器DDC(DigitalDownConverter)处理，输出I、Q两路基带数据到后端的DSP、FPGA等数字信号r[n]处理器件中，调用不同的软件模块对具体信号进行相应处理。这种软件化机制使整个系统功能具有可扩展的空间，灵活性大大提高。

根据本系统相关的设计指标，带通滤波器采用VANLONG公司的BP60190。其中心频率为70MHz，3dB带宽为10．2MHz，中心频率上的插入损耗典型值为24．7dB。ADC采用AD公司的AD9214，这是一款10bit的ADC芯片，最高采样速率为105Msps。DDC采用AD公司的新一代数字下变频器AD6624A，它代表了目前多通道DDC的最高技术水平，一个突出的优点在于：最高输入数据速率可以达到100Msps。采用此芯片，系统所要接收的宽带信号就能实现用较高的速率进行采样，最大限度地减少采样速率降低所造成的信噪比恶化。

AD6624A在本系统中完成的主要功能有下变频、低通滤波和降低采样速率。其工作流程如图5所示。由一片ADC采样得到的实信号r[n]首先通过频率变换器完成下变频，得到I、Q．两路信号r1I[n]、r1Q[n],这样就避免了方案二的不足：因为方案二中的正交信号是用两路ADCs采样得到的，难以克服由于器件参数不一致使信号幅度、相位失配等问题。下一级是一个可编程的重采样梳状滤波器rCIC2(secondorderResamplingCascadedIntegrator

CombFIRfilters)。CIC滤波器是一种简单的整系数滤波器，一般综合信号失真程度和运算量的考虑，工程上常应用此类滤波器完成抽取或内插滤波。然后信号通过一个五级级联的梳状滤波器组CIC5(frithorderCascadedIntegratorCombFIRfilters)。在该滤波器组中进行抗混迭滤波得到基带信号rI[n]、rQ[n]，并进行数据的抽取，抽取率可以取2～32之间的任意整数。接下来是AD6624A中的最后一个信号处理单元――可编程RAM系数滤波器RCF(RAMCoeffi-cientFIRfilter)，在此单元中进一步变换采样速率并对信号波形进行整形。最后经过输出控制逻辑单元，输出符合系统要求的低速率基带信号。

2．2主要工作参数的确定

设数字下变频器(DDC)内部NCO的工作频率为fL，考虑一般的情况，待发送的基带信号为复数形式，表示成：

s(t)=I(t)+jQ(t)(1)

则在发送端经上变频得到的中频复信号为s1(t)=s(t)ejωIt，取其实部调制到射频发送出去。理想情况下，接收机收到的中频信号r(t)=Re{s1(t)}。其中，Re{・)表示取复数的实部。

采样后的信号r[n]，通过频率变换器后变为I、Q两路信号r1I[n]、r1Q[n]，这里仅给出I路信号的表示式，Q路信号的分析方法类似。

首先要确定数字下变频器中NCO的本振频率。通常情况下，下变频的本振频率fL取与中频频率fI相等的数值，那么式(2)中的第二项就是基带数据。但对于本系统，70MHz的中频频率不在AD6624A所能实现的频率范围内。观察式(2)，若fL=fS-fI=23.3MHz(在芯片的正常工作范围内)，则式中的第二项为高频分量，可通过低通滤波器滤除，于是得到第二项为高频分量，可通过低通滤波器滤除，于是得到基带信号r1[n]=1/2I(n/fs).这时，只要送入D/A转换器就恢复出了I（t），同理也能得到Q（t）。所以这个本振频率的选择是可以实现的。

然后确定系统的最佳采样速率。ADC的采样速率即DDG输入数据的速率是全系统一个重要

的参数。它受到器件技术水平的制约，又决定了DDC内部滤波器、抽取率以及输出数据速率的设计与选择，从而影响着整个系统的性能。

带通采样定理要求采样速率满足下式即可实现无混迭采样[2]：

式（3）中[.]表示取值不大于括号内的整数。其中fs为采样速率，fh、fl分别是信号的上下限频率，fh-fl≤fl。

本系统中fh=75MHz,fl=65MHz，由式（3）可得：

在式（4）给出的采样速率集合中，n=1时，75Msps≤fs≤130Msps;n=2时，50Msps≤fs≤65Msps。选取一个最佳采样速率，使采样后频谱间距最大，从而降低对抗混迭滤波器带外抑制的要求。

另一方面，对于ADC，若只考虑量化噪声，衡量ADC信噪比的表示式为：

其中，m为ADC分辨率。可见，保持人不变时，增大采样速率和A／D分辨率均可提高数字信号的信噪比。但是信号本身具有一定的信噪比，A／D采样的量化单位比噪声电子更低是没有意义的，因此提高A／D的分辨率是有一定限制的。而fs增加一倍，就会带来3dB的SNR增益，相当于增加了0.5bit的分辨率。设计时需要利用这一点，采用一个最佳的采样速率使信噪比性能较好。

综合上述各因素，取n=1的情况，最佳采样速率定为93．333Msps，则lObitADC的信噪比约为59dB，带通采样后信号的频谱间距为36．666MHz，NCO工作频率为23．333MHz，抗混迭低通滤波器LPF(LowpassFiker)的过渡带宽度最大可以达到36．666MHz，是信号单边带宽的7倍左右，大大降低了滤波器的设计要求。例如当要求阻带衰减等于0．001时，该滤波器的阶数仅为13阶[1]，实现并不困难。因此可以将这种方案推广到信号具有更宽频谱的情况。

此外不难证明，由于所采用的采样速率满足等式fs/2=2fL，使信号下变频后所要滤除的高频分量频率谱关于是对称的，从而能充分利用低通滤波器的阻带。下面以s(t)为带宽是10MHz的多音复信号为例，说明这一问题。

图6是发送的基带复信号s(t)的频谱。图7给出了中频接收机下变频后得到的信号r1I[n]+ir1[n]的频谱。可以看到，当fs取值恰当时，低通滤波器以fs/2为中心，左右对称地各取5MHz带宽设计成阻带，就可以充分利用阻带滤除高频分量。否则，高频分量的中心会在40MHz，相对于fs/2偏离了5MHz，例如用90MHz进行采样，设计实系数FIR低通滤波器时，阻带就要从35MHz～55MHz，不但过渡带变窄了，而且仅使用了阻带宽度的一半，浪费了频谱资源。

本文限于篇幅，上述三种设计的仿真性能在这里不再述及。有关的仿真结果与分析及系统优化将在另外的文章中加以阐述。

依据要建立一个面向后三代移动通信系统研究的硬件实验平台这一设计目标，本文提出了一种工程上实用的中频数字化接收机设计方案。在分析了该系统信号特点的基础上，先提出了两种基于带通采样定理的中频接收方案，并分别指出了它们各自的利弊；继而从软件无线电技术对芯片的要求出发，综合前两种方案的优势，最终设计了进行带通采样并使用数字下变频器的中频接收机，同时确定了实际选用器件的各关键参数。与文中另两种设计相比较，此方案具有适用范围更广，实现难度更低的优点。

篇2：一种中频数字接收机设计

一种实用的中频数字接收机设计

关键词：带通采样采样速率数字下变频

从软件无线电的观点来看，受宽带天线、高速A／D转换器及数字信号处理器等发展水平的限制，实现一个理想的软件无线电平台[1]的条件目前还不具备。因此，本文根据系统提出的中频频率为70MHz、信号带宽为10MHz的设计要求，在分析比较了几个方案优缺点的基础上，着重研究了在现有器件情况下最大限度地实现中频数字化这一关键问题，最终设计了一种可用于所述实验平台的`中频数字化接收机。在使用该方案的实际系统上，可以对新一代蜂窝移动通信系统中的关键技术进行研究和实验评估。

1 初步设计方案

站在系统灵活性的角度，本文暂不考虑使用模拟解调器的中频接收方案，而采用数字化的处理，先提出两种方案。

1．1 单路带通采样方案，

根据系统的中频频率和带宽两项参数指标，若进行低通采样，由Nyquist定理知，采样速率至少要150Msps才能保证频谱不会发生混迭。但以目前芯片的制作水平看，采样速率大于150Msps且分辨率在10bit以上的ADC成本会很高；此外，后级接口电路必须使用超高速逻辑电路，基带数字信号处理的压力很大，还增加了整个电路板的布线、制版工艺难度，从而带来许多问题。观察系统的中频接收信号：最高截止频率为75MHz，但信号带宽只有10MHz；若低通采样此信号，则默认信号分布在0～75MHz整个频带范围内，对此频带不再加以利用，因而频谱利用率较低。可以运用带通采样机制，按远低于2倍信号最高截止频率的采样速率进行欠采样，将中频信号频谱无混迭地搬移至基带[1]。此方案的示意图如图1所示。

从图中可以看到，带通采样利用ADC作为近似理想的混频器对信号进行变频

[1] [2] [3] [4] [5]

篇3：基于AD6644的中频数字处理模块的设计

摘要：AD6644是Analog Devices公司推出的新型ADC器件，具有精度高、转换速度快等特点，是当前用于中频数字处理的优选器件。阐述了基于AD6644的数字接收系统的组成，并详尽说明了中频数字处理模块及接口的设计。

关键词：A/D转换中频数字处理数字信号处理器（DSP）

随着高速A/D转换技术和DSP技术的发展，中频数字处理技术亦得到发展。中频数字处理技术是提高现代通信接收机性能的重要技术之一。作为中频数字处理的核心器件，早期的A/D转换器由于速度和精度的限制，难以满足中频数字接收机高速数字化的要求。本文将以基于软件无线电技术的差分跳频电台中频数字接收机为例，给出一种基于新型ADC器件-AD6644的中频数字处理模块的设计方案。

1 系统总体结构设计

本方案的中频数字接收系统结构如图1所示。因差分跳频系统是一种异步跳频系统，省去了同步电路，结构得以简化。该系统主要由射频前端、中频预处理和中频数字处理三部分组成。系统主要功能为：工作在短波频段（2――30MHz），对跳频速率为5000跳/s、带宽为2.56MHz的信号进行不低于12bit的采样，以合适的数据率送入DSP,然后由DSP完成各种算法处理。

射频信号先经过2――30MHz的前置滤波放大电路放大。为了有效抑制组合频率干扰和副波道干扰，本系统的中频预处理部分采用高中频方案?3?。信号经滤波放大后，再经二次下变频得到5.12MHz的低中频信号。该信号经带通滤波放大电路后，进入A/D采样。为了保证不发生频谱混叠，设计ADC的采样速率为8倍于信号带宽，即20.48MHz.关于二中频选择及采样速率的确定，请参见参考文献?3?，这里不再赘述。采样后的数据率达到14bit×20.48MHz=286.72Mbit/s,经FIFO缓冲后，送入DSP进行正交变换、FFT、频点识别和解跳、信道译码等处理。下面着重就中频数字处理模块的硬件实现进行详细说明。

图2 AD6644内部结构框图

篇4：基于AD6644的中频数字处理模块的设计

由图1可以看出，中频数字处理模块的主要功能是对5.12MHz中频的带通信号进行A/D转换，将采样数据经缓冲送入DSP进行处理。硬件设计主要包括ADC、FIFO、DSP三种器件的使用以及它们之间的两个接口，下面分别介绍。

2.1 ADC器件

ADC的采样率要求20.48MHz.对于2――30MHz的HF信号，在该采样速率下，要求ADC器件的动态范围达到60――90dB.美国AD公司的AD6644是理想的选择。

AD6644是一种具有14位精度、最高采样率为65MSPS的A/D转换器。主要特性有：多音无杂散动态范围（SFDR）达到100dB,典型SNR为74dB,功率耗散为1.3W,数字采样输出为2的补码格式，并且有数据输出指示信号DRY.

AD6644片上提供了采样保持电路和基准电位，使其能成为一个完整的A/D转换解决方案。AD6644的转换灵敏度达到134μV,在奈奎斯特带宽上获得了100dB的SFDR,大大增强了当其输入端存在杂散分量时从中检测出有用小信号的能力，这种突破性的改进放宽了多模数字接收机（软件无线电）的性能瓶颈。AD6644内部采用三级子区式转换结构，既保证了精度又降低了功耗。其内部结构框图如图2所示。

2.1.1 采样电路

AD6644的采样时钟要求质量高且相位噪声低，如果时钟信号抖动较大，信噪比容易恶化，很难保证14位的精度。为了优化性能，AD6644的采样时钟信号采用差分形式。时钟信号可通过一个变压器或电容交流耦合到ENCODE和ENCODE引脚，这两个引脚在片内被偏置，无需外加偏置电路。为了提高时钟信号的差分输入质量，本设计采用了Motorola公司的低压差分接收芯片MC100LVEL16.整个AD6644的采样电路如图3所示。由于采样电路的性能关系到最后的采样精度，所以在布线时，应保证从晶振到时钟输入脚距离尽量短，采样电路与其它数字电路尽量隔离。在整个采样电路下应大面积辅铜接地，以降低可能受到的电磁干扰，同时也可降低对其它电路的干扰。

2.1.2 模拟信号输入

作为新型的高速、大动态范围ADC,AD6644的模拟信号输入也要求差分形式。这样在模拟信号阶段，差分信号可以滤掉偶次谐波分量、共模的干扰信号（如由电源和地引入的噪声），对晶振的反馈信号也有很好的滤波作用，有利于提高AD6644性能。

AD6644的模拟输入电压在芯片内部被偏置到2.4V,驱动AD6644的模拟信号通过交流耦合送进输入端。AD6644的差分输入阻抗为1k

Ω，差分输入电压的峰-峰值为1.1V,所以模拟输入的功率为-2dBm,这大大简化了模拟信号驱动放大电路。充分利用AD6644输入阻抗高的优点，根据变压器阻抗变换和最佳阻抗匹配理论，在实际应用中可采用如图4所示的参考电路，则信号输入端可接匹配阻抗为50Ω、满量程驱动功率约为4.8dBm的模拟信号源。变压器次级的串联电阻起隔离和限流作用。

2.1.3 应用注意事项

AD6644的供电电源必须稳定性好，由于电源的高频分量容易产生辐射，所以在靠近AD6644各电源引脚的地方，应放置0.1μF的去耦电容。为了防止高速的数字输出变化将开关电流耦合进模拟电源，AD6644的数字电源和模拟电源应该分开。模拟电源应该在5V±5%的范围内，数字电源应为3.3V,同时尽可能地靠近电源放置0.1――0.01μF的陶瓷电容来进行高频滤波，并联放置10μF的钽电容滤除低频噪声。

为了很好地接收AD6644的数字输出信号，应尽量减小容性负载。AD6644的数字输出有一个固定的输出转换摆率（1V/ns），一个典型的CMOS门加上布线约有10pF的.电容，因此每bit的转换会有10mA（10pF×1V/1ns）的动态电流出入器件，一个满量程的转换动态电流最大可能达140mA（14bit×10mA/bit）。在实际应用中，每条数据输出线上应放置100Ω电阻，目的是要尽量限制这些电流流入接收器件。另外还应注意，额外的容性负载会增加传输时延，要满足数字输出的时延要求，容性负载应限制在10pF以内。

2.2 FIFO器件

AD6644输出的数据率高达286.72Mbit/s.如此高的数据率，如果直接用DSP的EMIF接口接收，会使DSP负荷过重。此外，如果存储控制系统不能及时地接收数据，上次的数据会马上被下次的数据更新，造成数据丢失，因此必须采用高速缓存。目前常用的缓存多为FIFO、SRAM及双口RAM等。双口RAM和SRAM存储量较大，但必须配以复杂的地址发生器。对于FIFO芯片，数据顺序进出，且允许数据以不同的速率写入和读出，并且外围电路简单，所以本设计选用TI公司的触发式FIFO SN74ACT7804作为数据缓存。

SN74ACT7804是一种高速的512×18bit的FIFO器件，存取速度最高可达50MHz,数据访问时间可达15ns.数据在LDCK的上升沿写入，在UNCK的上升沿读出。FIFO的状态可通过状态位：满（/FULL）、空（/EMPTY）、半满（HF）以及近空/近满（AF/AE）获得。SN74ACT7804只能上电复位。

2.3 DSP器件

由于ADC的高数据率输出，用DSP进行实时处理会有很大压力。在DSP进行运算之前，必须先进行数字下变频以降低数据率。通过对DSP算法运算量的整体分析，TI公司的TMS320C6201可满足设计需要。作为定点DSP,TMS320C6201主频可达200MHz,处理速度可达1600MIPS,并且它的外部存储器接口（EMIF）支持各种同步和异步存储器，对FIFO有很好的支持。

图5 AD6644-FIFO-DSP接口框图

2.4 硬件接口设计

为了保证AD6644的采样输出信号准确、高效地送入DSP,在ADC与DSP之间将两片FIFO并列，构成双FIFO缓冲结构，并以32bit总线宽度连接到DSP的EMIF接口，具体连接如图5所示。通过这种接口设计，在充分利用EMIF的32bit数据线宽度的同时，又巧妙地实现了采样数据的奇偶分离，为DSP的数字滤波和FFT运算提供了方便。

首先介绍ADC与FIFO的接口。AD6644的14位采样信号输出D?13?0?与两个FIFO的数据输入D?15?0?相连（FIFO的D15和D14悬空），DRY信号经二分频后，一路连接低16位FIFO1的LDCK引脚，另一路经“非”门反相后连接FIFO2的LDCK引脚， DRY脚输出的是ENCODE信号的同频反向延迟信号。从时序图图6中可以看出，在DRY的上升沿处，采样信号D?13?0?准备输出，DRY信号可准确地作为后续FIFO的触发存储时钟信号。经二分频后的DRY信号在上升沿处交替触发FIFO1和FIFO2的写时钟，将奇偶采样信号分别存入不同的FIFO.

接着介绍FIFO与EMIF的接口。对于读FIFO的操作，这里用到EMIF异步存储器控制信号：输出使能AOE和读使能ARE、CEn是外部空间选择信号。从图中逻辑关系可看出，当AOE与CEn都有效时，OE有效，片选使能两个FIFO.当CEn和ARE同时有效时，UNCK无效，待读出的数据在此时进行初始化，随后ARE会跳变为正电平?4?，使UNCK产生上升沿，FIFO中数据被读出。图中两个FIFO的半满信号HF经过一个“与”门连接至DSP外部中断引脚EXT_INT,在运行中不断检测HF管脚状态。当两个FIFO皆达到半满时，“与”门输出由低变高，上升沿触发DSP外部中断EXT_INT.DSP启动DMA（直接存储器存取）以突发的方式读取FIFO数据。FIFO1中数据作为低16位，FIFO2中数据作为高16位，合并为32位数据读入DSP内部存储空间。

有一个问题值得注意，两个FIF

O在本次读取完成之前，有可能再次达到半满状态，使得“与”门提前产生上升沿，而当本次读取完成后，“与”门输出已保持为高电平，不会再产生上升沿来触发新的中断，而中断是靠上升沿触发的，所以会导致传输停止。为了解决这个问题，将DSP计时器的TINP0管脚配置为通用I/O口，也与“与”门输出相（接上页）

连，用来辅助检测FIFO的半满状态。这样当本次读操作完成时，如果检测TINP0口为“1”,说明FIFO又一次都达到半满，则再次启动DMA进行数据传输。因此，在程序设计进入外部EXT_INT中断服务程序时，首先屏蔽EXT_INT,保证在本次DMA传输中不对中断的任何触发做出响应，然后启动DMA进行本次数据传输，完成本次传输后，发送一个帧传输结束信号到CPU,DMA传输中断。在此DMA中断服务程序中，检测TINP0,如果为高电平，便再次启动DMA传输；否则使能中断EXT_INT,等待“与”门的下一次上升沿触发。这种中断与轮询方式的双重机制保证了数据传输的可靠性。

3 布线调试经验及结论

由于本模块涉及模数混合的高速电路设计，所以电路板应严格分为模拟区和数字区，以ADC作为两区的交界。内层地也应相应分为数字地和模拟地，并在ADC附近通过磁珠在一点相连，以消除数字地对模拟地的干扰。ADC的时钟与模拟信号的输入应尽量隔离，晶振放置应尽量远离供电电路。对于FIFO,为了使LDCK、UNCK、HF、RESET等信号正确且波形良好，保证数据的读取不会产生丢失和误读，应减少对这些信号线的干扰，可采取走线适当加粗、加信号包地的措施。在实际调试过程中发现，由于AD6644的DRY信号输出的驱动能力较小，使得FIFO数据有时发生漏读现象。采用门电路进行整形和驱动，漏读现象可得到解决。

本设计通过少量集成芯片辅以很少的分立元件，实现了中频数字处理模块的功能，并且精度和可靠性都有一定的保证。在ADC与DSP之间通过奇偶数据分离的FIFO缓冲接口，在降低数据率的同时，还能为后续多相滤波等算法提供奇偶分离。经过调试，该接收系统在输入中频为5.12MHz、带宽为2.56MHz的模拟信号时，其采样精度可保证在12位以上，满足了DSP信号处理的要求。