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AT89C控制LMX2332的频率合成器

时间：2022-05-08 12:18:18 其他范文收藏本文下载本文

AT89C控制LMX2332的频率合成器（精选9篇）由网友“bxlyzgm”投稿提供，下面小编为大家整理后的AT89C控制LMX2332的频率合成器，希望大家能够受用!

篇1：AT89C控制LMX2332的频率合成器

AT89C2051控制LMX2332的频率合成器

摘要：LMX2332是美国国家半导体公司生产的集成数字锁相环（PLL）电路。文章介绍了利用单片机AT89C2051控制数字锁相环LMX2332及压控振荡器JTOS-150实现低噪声频率源的方法，该方法可通过改变AT89C2051的程序得到不同频率的信号。

关键词：AT89C2051；单片机；锁相环；LMX2332；频率合成器

1 引言

数字式频率合成器能提供长期频率稳定度与短期频率稳定度都比较高且杂波少的信号输出，而且，波道数目多、体积小、易于数字化和集成化。数字锁相环构成的数字式频率合成器是目前通信、仪表、雷达等电子技术中广泛应用的一种频率合成技术，它的基本组成如图1所示。

该环路的输入端有一个数字参考分频器÷R，而在环路的反馈支路上有数字程序分频器÷N?这样，当环路锁定时，压控振荡器的输出频率为：

f0＝N fr＝(N／R)fφ(本网网收集整理)

式中，fr为实际参考频率；fφ为参考晶振频率。

用单片机AT89C2051控制频率合成器时，主要是向数字式频率合成器LMX2332提供适当的数字参考分频比R和数字程序分频比N。这样，根据需要改变单片机的程序就可以产生相应频率的信号。

2 基于单片机AT89C2051的控制电路

该系统用单片机AT89C2051 的P1口作为锁相环的输出端口，P1．7、P1．6、P1．5分别对应LMX2332的LE、Data、Clock。其中Data是LMX2332的数据输入脚；LE是LMX2332的使能端，低电平有效；Clock是LMX2332的时钟输入端，上升沿有效。图2所示是用AT89C2051控制的'频率合成器的电路框图。其中AT89C2051与LMX2332之间通过74LS373进行缓存，否则将会在VCO输出信号中出现单片机产生的杂散。C1，C2，R2，C3，R3用于构成环路滤波器。

3 AT89C2051的程序设计

LMX2332的控制字有22位，其中低两位是地址位?00表示输入中频参考分频器，01表示输入中频程序分频器，10表示输入射频参考分频器，11表示输入射频程序分频器，高19位是数据位。参考频率为10MHz，输出频率为100MHz，可以设中频的参考分频器R为4，程序分频器为40。

在单片机AT89C2051向LMX2332输入控制时，应按表1的顺序从高位开始，输入前应先将LMX2332的LE置低，每输入1位给Clock一个有上升沿的脉冲。上升沿脉冲子程序为：

CLOCK：SETB P1．5；给LMX2332的Clock一个上升沿

NOP ；增加脉冲宽度

CLR P1．5 ；设定LMX2332的Clock脚为低，以便下次输入

RET

图2

单片机向LMX2332传输的数据由Data输入。输入中频参考分频器R的程序如下：

IF R?CLR P1．7 ；设置LMX2332的LE为低

CLR P1．6 ；准备向LMX2332的Data输入低

ACALL CLOCK ；向LMX2332的Data脚输入一位数据

ACALL CLOCK

SETB P1．6 ；准备向LMX2332的Data输入高

ACALL CLOCK

CLR P1．6

MOV R5，＃0CH

CYCLE1：ACALL CLOCK ；连续输入11位相同的数据

DJNZ R5，CYCLE1

SETB P1．6

ACALL CLOCK

CLR P1．6

ACALL CLOCK

SETB P1．7

图3

4 实验结果

经过适当改变单片机AT89C2051的程序，并向LMX2332输入不同的参考频率分频系数R和程序分频系数N，可以得到不同的频率信号。图3分别是同一锁相环产生的100MHz和140MHz信号的频谱图。由图可见：信号相位噪声在偏离中心1kHz处优于－110dBc／Hz，而且频率稳定度也很好。

表1 LMX2332控制字表

Reg.211817161514131211R-IR00011000000N-IF00000000000Reg.109876543210R-IF00000010000N-IF11000000001

5 结束语

从上面的设计中可以看出，这种用单片机AT89C2051控制LMX2332的频率合成器，具有设计简单，价格低廉、应用方便、系统可靠等优点，而且非常灵活，同时还可以根据需要改变频率。

篇2：新型数字化可编程频率合成器

新型数字化可编程频率合成器

摘要：频率合成器是从一个或多个参考频率中产生多种频率的器件。它在信息通信方面得到了广泛的应用，并有新的发展。本文主要介绍新型数字化可编程频率合成器的原理、特点及其在传输测量仪中的应用。关键词：PLL频率合成器可编程控制

随着数字技术的飞速发展,使频率合成技术也跃上了一个新的台阶。传统的频率合成器,通常从一排晶体振荡器产生的各种频率通过开关进行频率混合,或者采用锁相(PLL)技术实现频率合成。如在八十年代初研制的载波群路自?馐砸中使用的频率合成器即是PLL技术,其原理见图1：

图1采用PPL技术的频率合成器方框图

该合成器是由程序分频器、鉴相器及压控振荡器三大部分组成,从晶振束的100KHz标准信号经100分频后得1KHz的基准频率fR,压控振荡频率f1通过程序分频得到频率fM,fM和fR同时加到鉴相器进行比较。只有当fR和fM完

全同频同相时,环路平衡被锁定,即fR=fM。可见,当环路锁定时,压控振荡器的输出频率完全决定于程序分频器的分频比,即f1=M・fR,只要改变分频比M,便可使f1改变,从而得到所需的各个频率点。在群路自?馐砸中,从2.5-4.2MHz频段内,产生43个频率点。

使用PLL技术实现的频率合成器在性能上较之RC、LC振荡源有很大提高,但外围电路复杂,且受外界干扰,分辨率难以提高,其他指标也不理想。近年来，数字化可编程频率合成器(简称DDS)的出现,使频率合成技术大大地前进了一步。推出的DDS9850其频率分辨率0.0291Hz,频率准确度可控制到4×109分之一,噪音电平-70dB以下,谐波失真衰减≥55dB,先进的CMOS工艺不仅使AD9850性能一流,而且功耗小,在3.3V供电时,仅为155mW,其基本结构框图见图2。

图2中正弦查询表是一个可编程存储器(PROM),存有一个或多个完整周期的正弦波数据,在时钟fc的驱动下,地址计数器逐步经过PROM,地址中相应的数字信号输入到N位数模转换器(DAC)的输入端，DAC输出模拟信号,经低通滤波器(LPF),可得到一个频谱纯净的正弦波。

图2可编程控制DDS系统

系统的核心是相位累加器,它由一个加法器和一个N位相位寄存器组成,一般为24～32位,每束一个时钟fc相位寄存器以步长M增加。相位寄存器的输出与相位控制字相加,然后输入到正弦查询表地址上,正弦查询表包含一个周期正弦波的数字幅度信息,每个地址对应正弦波中0度～360度范围的一个相位点。查询表把输入的地址相位信息映射成正弦波幅度信号,驱动DAC输出模拟量。

图3DDS9850功能框图

相位寄存器,每经过2↑N/M个fc时钟后回到初始状态,相应的正弦查询表经过一个循环回到初始位置,整个DDS系统输出一个正弦波,周期为T0=Tc・2↑N/M,频率fout=M・fc/2↑N,相位累加器输出N位并不全部加到查询表,而要截断仅留高端13～15位,减小了查询表长度,但并不影响频率分辨率。DDS9850控制简单,可用8位并行口或串行口直接输入频率,相位等控制数据,其工作原理如图3。

它采用32位相位累加器,截断成14位,输入正弦查询表,查询表输出截断成10位输入到DAC。DAC输出两个互补的模拟电流接到滤波器上,外接一电阻RSET调节DAC满量程输出电流,其调节关系是ISET=32(1.248V/RSET),

满量程电流为10～20mA。

DDS9850内部有高速比较器接到DAC滤波输出端,就可直接输出一个抖动很小的脉冲序列,此脉冲输出可用作ADC器件的采样时钟。9850用5位断据字节控制相位,允许相位按增量180度、90度、45度、22.5度、11.25度移动

或进行组合。

DDS9850有40位寄存器,32位用于频率控制,5位相位控制,1位电源休眠功能,2位厂家保留测试控制,这40位控制字可通过并行方式或串行方式装入到DDS9850。在并行装入方式中,通过8位总线D7....D0重复5次装入寄存器,在FQ-VD上升沿把40位数据从输入寄存器装入到频率和相位及控制数据寄存器,从而更新DDS输入频率和相位,同时把地址指针复位到第一个输入寄存器。在串行装入方式中,W-CLK上升沿把25脚(D7)的一位数据串行移入,移动40位后,用一个FR-VD就可以更新输出频率和相位。

以上介绍了DDS9850的原理,从使用的角度来看,数字化可编程频率合成器不仅从电路设计上较以前传统的`频率合成器有了很大的改变,而且在现场使用中也可以根据送入的数字控制信号得到所需频率的信号输出,同时输出信号的指标也较传统的频率合成器有了很大的提高。

图4HX-11传输测试仪

我们已经把DDS9850用在HX-11传输测试仪中,该传输测试仪是针对电力载波通信而设计的,主要用于电力载波线的电平、增益、衰减、防卫度等特性的测试,还可作电平指示、频谱分析和导频测量。在仪器的设计上,一方面采用了LCD全汉字显示,使操作非常方便；另一方面应用了DDS技术,使稳定性和频率精度提高。其原理见图4,DDS9850在电路中作为本振产生频率和相位可调的-9dB正弦波信号fdds,输入频率信号经放大或衰减后得到-40dB的电平信号,此信号与本振信号进行混频,然后送到窄带带通滤波器(LPF),输出的信号再经整流,得到直流输出。当DDS9850产生的频率与输入频率的差值等于窄带带通滤波器的中心频率时,滤波器有一定的输出,否则,滤波器输出为0。这样只要测量经过整流过的直流信号电压,就可将输入信号的频率,幅度,稳定性测量出来。运用此方法,关键在于本振信号的产生。传统上采用LC模拟电路或PLL技术来实现频率合成,在频率的精确定位上不易实现,从而造成精度不高、测量不方便等因素,使整机的精度和使用都达不到理想水平。现在采用了数字化可编程频率合成器DDS9850后弥补了这些缺点。

由于DDS9850外围设计简单,控制方便,并且输出信号纯净,几乎不含噪声,非常适合精确频率合成方面的应用。在实际使用中,数字化可编程频率合成器DDS9850还可应用于信号发生器、扫频仪或通讯载波领域中。

参考文献

AnalogDevicesInc.CMOS125MHZCompleteDDSSynthesigerDateSynthesigerDataSheet.

2.WaltKester.HighSpeedDesignTechnigues,DevicesInc.1996

篇3：数字频率合成器的FPGA实现

数字频率合成器的FPGA实现

摘要：介绍了DDFS的原理和Altera公司的FPGA器件ACEX 1K的主要特点，给出了用ACEX 1K系列器件EP1K10TC144－1实现数字频率合成器的工作原理、设计思路、电路结构和仿真结果。

关键词：DDFS；FPGA；快速通道互连；仿真

1 概述

1971年，美国学者J．Tierncy，C．M．Rader和B．Gold提出了以全数字技术，从相位概念出发直接合成所需波形的一种新的频率合成方法。限于当时的技术和器件水平，它的性能指标尚不能与已有技术相比，故未受到重视。近30年间，随着集成电路技术和器件水平的提高，一种新的频率合成技术――直接数字频率合成（DDFS）得到了飞速的发展，它以有别于其它频率合成方法的优越性能和特点成为现代频率合成技术中的佼佼者。

随着微电子技术的发展?现场可编程门阵列?FPGA?器件得到了飞速发展。由于该器件具有工作速度快，集成度高和现场可编程等优点，因而在数字信号处理中得到了广泛应用，越来越受到硬件电路设计工程师们的青睐。直接数字频率合成（DDFS）技术以其具有频率分辨率高，频率变换速度快，相位可连续线性变化等特点，而在数字通信系统中被广泛采用。本文基于DDFS的基本原理，给出了利用AL-TERA公司的FPGA芯片（ACEX 1K系列EP1K10TC144－1器件）完成DDFS系统设计的具体方法。

(本网网收集整理)

ACEX 1K系列器件是Altera公司着眼于通信（如Xdsl?路由器等）、音频处理及类似场合的应用而推出的新型芯片系列。ACEX 1K系列器件具有以下特性：

（1）采用查找表（LUT）和EAB相结合的结构模式，可提供高效低功耗的优良性能。因为LUT结构适用于实现高效的数据通道、增强型寄存器、数学运算及数字信号处理设计，而EAB结构可实现复杂的逻辑功能和存储器功能。

（2）密度高，典型门数为1万到10万门，有多达49152位的RAM（每个EAB有4096个RAM）。

（3）系统内核采用2．5V电压，I／O脚可支持2．5V／3．5V／5．0V多电压标准；器件功耗低；具有高达250MHz的双向I／O功能；完全支持33MHz的PCI总线标准；内置JTAG边界扫描电路；不需测试矢量和扫描链即可对所有器件进行100％的功能测试。

?4?具有快速连续式延时可预测的快速通道互连（FAST TRACK）；能实现快速加法器、计数器和比较器等算术运算功能；具有专用链和实现高速多扇入逻辑功能的专用级链；具有能实现内部三态总线的三态仿真；具有多达6个全局时钟信号和4个全局清除信号。

（5）每个引脚都有独特的三态输出使能控制；可编程输出的压摆率控制可以减少电平转换产生的噪声；引脚与引脚间具有用户可选的钳位电路；支持热插拔操作。

2 DDFS基本原理

DDFS技术是一种可把一系列数字量形式信号通过DAC转换成模拟量形式信号的合成技术。目前使用最广泛的一种DDFS方式是利用高速存储器作查寻表，然后通过高速DAC产生已用数字形式存入的正弦波。图1是DDFS的`基本原理图。

2．1 相位累加器

相位累加器由N位加法器与N位累加寄存器级联构成。时钟脉冲每触发一次，加法器便将频率控制数据与累加寄存器输出的累加相位数据相加，然后把相加后的结果送至累加寄存器的数据输入端。累加寄存器将加法器在上一个时钟作用后所产生的新相位数据反馈到加法器的输入端，以使加法器在下一个时钟的作用下继续与频率控制数据相加。这样，相位累加器在参考时钟的作用下将进行线性相位累加，相位累加器累加满量时，就会产生一次溢出，以完成一个周期性的动作，这个周期就是DDFS合成信号的一个频率周期，累加器的溢出频率就是DDFS输出的信号频率。

2．2 相位－幅值转换

用相位累加器输出的数据作为取样地址来对正弦波波形存储器进行相位－幅值转换，即可在给定的时间上确定输出的波形幅值。

2．3 数模转换

通过DAC可将数字量形式的波形幅值转换成所要求的合成频率模拟量形式信号，低通滤波器用于衰减和滤除不需要的取样分量，以便输出频谱纯净的正弦波信号。

对于计数容量为2N的相位累加器和具有M个相位取样的正弦波波形存储器，若频率控制字为K，则DDS系统输出信号的频率为：fo＝fc×K／2N，而

频率分辨率则为：Δf＝fomin＝fc／2N。3 基于FPGA的DDFS结构设计

图2是利用DDFS原理设计的一个信号源发生器的结构框图。图中，FPGA用来控制输出波形的频率、相位和波形的选择。波形数据的存放有两种形式，一种是将固定波形数据存放在EEPROM里，主要有正弦波，三角波，锯齿波?包括半正弦波，半三角波，半锯齿波?数据。而对于特殊的波形，则通过上位机下载到RAM里，然后从RAM里读取数据。

该系统在工作时，首先由上位机把控制命令和数据参数通过USB接口用AT96总线传给FPGA。如果是固定波形，就从EEPROM中读取数据，否则就从RAM中读取数据。数据传送给FPGA后即可等待触发信号，触发信号由时基卡或软件给出。触发信号到来之后，就开始读取数据并输出波形。同时由FPGA给上位机一个状态位，该状态位可用于表示发送波形是正在发送，还是已经发送结束了。

信号源的输出频率范围分为如下几档：0．001Hz～1Hz? 1Hz～10Hz? 10Hz～100Hz；100Hz～200Hz，步进为1／1000。之所以分档控制，是为了保证输出波形频率具有更高的精度，在输出波形频率较低时可对数据不抽点，频率较高时应进行抽点。要达到较高的频率精度，必须利用数字频率合成器（DDFS）来实现对输出波形频率的控制?并按频率要求对相位增量进行累加，然后以累加相位值作为地址码来读取存放在存储器中的波形数据。通过改变相位增量寄存器的增量值（即步长），使相位累加器能够输出依据相位增量寄存器所给出的步长来改变波形存储器的地址，从而改变波形每周期的点数，从而达到改变输出波形频率的目的。该电路的设计关键在于用硬件构造一个多位累加器来实现相位的累加。

根据DDFS的原理，输出信号频率fo与累加器时钟fclk、累加器位数M、相位增量N的关系如下：

fo＝（fclk×N）／2M

根据以上原理，结合实际情况可得到的各项参数（这里采用32．768MHz＝1000×215的晶振频率）。为了保证所需的精度以及输出波形频率的步进。这里选M＝27。由于D／A的最大转换速度为1MHz，波形每个周期的样点数是128k，因此当输出波形的频率大于8Hz时，一般就需要进行抽样。

图3

对于RAM和EEPROM的寻址可通过以下两种方式来实现：

（1）基于EEPROM的寻址方式

这种方式首先用累加器实现地址的寻址，然后通过改变累加器的第24位和第25位（A15和A16）的所赋初值来改变发送波形的初始相位。

由于发送波形的结束时刻可通过一个减法计数器来实现，而且波形周期寄存器里寄存的是T／4的个数。因此，可根据所需发送的波形周期的个数来给计数器赋初值，并在减到0时使累加器复位，从而停止寻址。此时时钟应接A14。

EEPROM里面可以存放4种波形，每一种波形的数据是64kB。波形的选择可通过给A17和A18赋初值来实现。

（2）对RAM的寻址方式

RAM共有1MB的容量，因此，可寻址20位的地址。对于RAM里面的波形，只需要控制样点频率和发送波形的结束时刻即可。

结束时刻的实现主要是将结束时刻值存放到寄存器中，然后把计数器的输出和寄存器的值进行比较，若两者相等就给计数器发送复位信号以停止计数，以结束发送波形。

这里的计数器是加1计数，因而可通过改变分频器的值来改变计数器的时钟，从而引起读取样点频率的改变。

图4

4 电路仿真

通过上述结构设计可得到顶层电路结构。整个电路设计可采用Verilog语言和原理图输入相结合的方法来设计。图3和图4分别给出了对RAM和EEPROM进行寻址的仿真结果。5 结论

DDFS是现今一种重要的频率合成手段，高速集成电路的发展进一步改善了DDFS的性能，它与传统技术相结合组成的各种混合设计方案将频率源的性能提高到了一个新的水平，因此，未来的DDFS不仅可应用于需要使用信号源的传统领域，而且也必将开拓出许多新的应用领域。

篇4：基于FPGA的直接数字频率合成器的设计和实现

基于FPGA的直接数字频率合成器的设计和实现

摘要：介绍了利用Altera的FPGA器件（ACEX EP1K50）实现直接数字频率合成器的工作原理、设计思想、电路结构和改进优化方法。

关键词：直接数字频率合成（DDS）现场可编程门阵列（FPGA）

直接数字频率合成（Direct Digital Fraquency Synthesis,即DDFS，一般简称DDS）是从相位概念出发直接合成所需要波形的一种新的频率合成技术。

目前各大芯片制造厂商都相继推出采用先进CMOS工艺生产的高性能和多功能的DDS芯片（其中应用较为广泛的是AD公司的AD985X系列），为电路设计者提供了多种选择。然而在某些场合，专用的DDS芯片在控制方式、置频速率等方面与系统的要求差距很大，这时如果用高性能的FPGA器件设计符合自己需要的DDS电路就是一个很好的解决方法。

ACEX 1K是Altera公司着眼于通信、音频处理及类似场合的应用而推出的FPGA器件芯片系列，总的来看将会逐步取代FLEX 10K系列，成为首选的中规模器件产品。它具有如下特点：

（1）ACEX 1K采用查找表（LUT）和EAB（嵌入式阵列块）相结合的结构，特别适用于实现复杂逻辑功能存储器功能，例如通信中应用的数字信号处理、多通道数据处理、数据传递和微控制等。

（2）典型门数为1万到10万门，有多达49152位的RAM（每个EAB有4096位RAM）。

（3）器件内核采用2.5V电压，功耗低，能够提供高达250MHz的双向I/O功能，完全支持33MHz和66MHz的PCI局部总线标准。

（4）具有快速连续式延时可预测的快速通道互连（Fast Track）；具有实现快速加法器、计数器、乘法器和比较器等算术功能的专用进位链和实现高速多扇入逻辑功能的专用级连接。

ACEX EP1K50具有典型门数50000门，逻辑单元2880个，嵌入系统块10个，完全符合单片实现DDS电路的要求。因此采用它设计DDS电路，设计工具为Altera的下一代设计工具Quartus软件。

(本网网收集整理)

1 DDS电路工作原理

图1所示是一个基于的DDS电路的工作原理框图。

DDS的工作原理是以数控振荡器的方式产生频率、相位可控制的正弦波。电路一般包括基准时钟、频率累加器、相位累加器、幅度/相位转换电路、D/A转换器和低通滤波器（LPF）。频率累加器对输入信号进行累加运算，产生频率控制数据X（frequency data或相位步进量）。相位累加器由N位全加器和N位累加寄存器级联而成，对代表频率的2进制码进行累加运算，是典型的反馈电路，产生累加结果Y。幅度/相位转换电路实质上是一个波形寄存器，以供查表使用。读出的数据送入D/A转换器和低通滤波器。

具体工作过程如下：

每来一个时钟脉冲Fclk，N位加法器将频率控制数据X与累加寄存器输出的'累加相位数据相加，把相加后的结果Y送至累加寄存器的输入端。累加寄存器一方面将在上一时钟周期作用后所产生的新的相位数据反馈到加法器的输入端，以使加法器在下一时钟的作用下继续与频率控制数据X相加；另一方面将这个值作为取样地址值送入幅度/相位转换电路（即图1中的波形存储器），幅度/相位转换电路根据这个地址输出相应的波形数据。最后经D/A转换器和低通滤波器将波形数据转换成所需要的模拟波形。

相位累加器在基准时钟的作用下，进行线性相位累加，当相位累加器加满量时就会产生一次溢出，这样就完成了一个周期，这个周期也就是DDS信号的一频率周期。

DDS输出信号的频率由下式给定：

Fout=(X/Y) ×Fclk

假定基准时钟为70MHz，累加器为16位，则Y=2 16=65536

Fclk=70MHz

再假定X=4096,则

Fout=(4096/65536) ×70=4.375MHz

可见，通过设定相位累加器位数、频率控制字X和基准时钟的值，就可以产生任一频率的输出。DDS的频率分辨率定义为：

Fout=Fclk/Y (2)

由于基准时钟一般固定，因此相位累加器的位数就决定了频率分辨率。如上面的例子，相位累加器为16位，那么频率分辨率就可以认为是16位。位数越多，分频率越高。

2 利用FPGA设计DDS电路

在用FPGA设计DDS电路

的时候，相位累加器是决定DDS电路性能的一个关键部分，小的累加器可以利用ACEX器件的进位链得到快速、高效的电路结构。然而由于进位链必须位于临近的LAB（逻辑阵列块）和LE（逻辑单元）内，因此长的进位链势必会减少其它逻辑使用的布线资源，同时过长的进位链也会制约整个系统速度的提高。

另一种提高速度的办法是采用流水线技术，即把在一个时钟内要完成的逻辑操作分成几步较小的操作，并插入几个时钟周期来提高系统的数据吞吐率。但是流水线技术比较适合开环结构的电路，要用在累加器这样的闭环反馈的电路中必须谨慎考虑，以保证设计的准确无误。

综合考虑后，相位累加器采用进位链和流水线技术相结合的办法来证明，这样既能保证较高的资源利用率，又能大幅提高系统的性有和速度。

相位/幅度转换电路是DDS电路中的另一个关键部分，设计中面临的主要问题就是资源的开销。该电路通常采用ROM结构，相位累加器的输出是一种数字式锯齿波，通过取它的若干位作为ROM的地址输入，而后通过查表和运算，ROM就能输出所需波形的量化数据。

在FPGA（针对Altera公司的器件）中，ROM一般由EAB实现，并且ROM表的尺寸随着地址位数或数据位数的增加成指数递增关系，因此在满足信号性能的前提条件下，如何减少资源的开销就是一个重要的问题。在实际设计时我们充分利用了信号周期内的对称性和算术关系来减少EAB的开销。

在实际设计中，根据项目具体要求，还设计了一个系统控制电路。

综合以上考虑，整个DDS电路的电路结构如图2所示。

采用Verilog硬件描述语言实现整个电路，不仅利于设计文档的管理，而且方便设计的修改和扩充，还可以在不同FPGA器件之间实现移植。

由图2可以清楚地看出，整个系统只加入了一级流水线来提高速度。需要说明的是，在ROM和系统控制电路之间也可以加入流水线，但实际仿真表明效果不明显，反而消耗了更多的资源，因此综合考虑后只加入一级流水线。

为了进步提高速度，在设计相位累加器模块和加法器模块时并没有采用FPGA单元库中16～32位加法器，尽管它们可以很容易地实现高达32位的相位累加器，但当工作频率较高时，它们较大的延时不能满足速度要求，故不可取。因此，具体实现时我们分别用了4个和8位4位的累加器以流水线的方式实现16位和32位累加器和加法器。比较仿真结果表明采用流水线技术可以大大提高系统的工作速度。

由前面分析可知，相位/幅度变换电路是比较难实现的电路，不仅要解决速度的问题，还要考虑节省资源的问题。如果有效利用FPGA的有限资源，是实现相位/幅度变换电路的最关键的一点。

在实际运用中，我们将着眼点主要放在了节省资源上，相位/幅度转换电路中的主要问题在于ROM的大小。由于设计的DDS电路主要用于数字视频编码中，只需要输出余弦（正弦）波，故考虑了以下的优化方式：余弦波信号对于x=π直线成偶对称，基于此可以将ROM表减至原来的1/2，再利用左半周期内，波形对于点（π/2，0）成奇对称，进一步将ROM表减至最初的1/4，因此通过一个正弦码表的前1/4周期就可以变换得到的正弦和余弦的整个周期码表。这样就节省了将近3/4的资源，非常可观。

系统控制电路主要是根据是否需要相位调制（BPSK）及频率调制（BFSK），系统时钟是否需要分频得到所需的基准时钟，频率码的输入方式是串行、并行还是微机接口方式，如何控制输出等具体要求而设计的。这一电路可以灵活设计，凸现FPGA的优点所在。

3 利用ACEX EP1K50实现的DDS电路和专用DDS芯片的比较

（1）系统速率：用ACEX EP1K50实现DDS电路，16位精度（分辨率）的DDS电路最高频率达到148MHz，32位精度（分辨率）的电路最高工作频率为107MHz，可以看出这个频率已经是比较高了；而采用专用DDS芯片，频率可在数十至数百兆赫兹之间，如AD9850为125MHz，AD9851为180MHz，比较新的AD9854已经达到300MHz。用FPGA实现的DDS电路能工作在如此之高的频率主要依赖于ACEX EP1K50器件先进的结构特点，以及前面提出的多种优化措施。

（2）可控性：虽然有的专用DDS芯片的功能也比较多，但控制方式却是固定的，因此不一定是我们所需要的。而利用ACEX EP1K50器件则可以根据需要方便地实现各种比较复杂的调频、调相和调幅功能，具有良好的实用性。

（3）信号质量：专用DDS芯片由于采用特定的集成工艺，内部数字信号抖动很小，可以输出高质量的模拟信号；利用ACEX EP1K50器件也能输出较高质量的信号，虽然达不到专用DDS芯片的水平，但信号精度误差在允许范围之内。

（4）成本：专用DDS芯片价格较高，而将用FPGA器件设计的DDS电路嵌入到系统中并不会使成本增加多少。

利用Altera公司的ACEX EP1K50器件，通过各种优化措施，设计开发的DDS电路，达到了预期的目的，具有较高的性价化。

篇5：基于DDS的快速跳频频率合成器的设计

摘要：介绍了直接数字频率合成（DDS）技术的工作原理及特点，并给出了基于DDS设计快速跳频频率合成器的方案。

关键词：跳频 DDS AD9952 SPI

跳频通信是扩频通信的一种主要形式。由于其具有抗干扰、抗截获的能力，并能做到频谱资源共享，在当前军事抗干扰通信系统中被广泛应用。跳频通信系统的一项重要参数是频率的跳变速度。它在很多程度上决定了跳频通信系统抗跟踪式干扰的能力，这一点在电子对抗中尤为重要。因此，快速跳频频率合成器的设计就成为跳频通信的关键之一。目前频率合成主有三种方法：直接模拟合成法、锁相环合成法和直接数字合成法。直接模拟合成法利用倍频（乘法）、分频（除法）、混频（加法与减法）及滤波，从单一或几个参数频率中产生多个所需的频率。该方法频率转换时间快（小于100ns），但是体积大、功耗大，目前已基本不被采用。锁相环合成法通过锁相环完成频率的加、减、乘、除运算。该方法结构简化、便于集成，且频谱纯度高，目前使用比较广泛，但存在高分辨率和快转换速度之间的矛盾，一般只能用于大步进频率合成技术中。直接数字合成（DDS）是近年来迅速发展起来的一种新的频率合成方法。这种方法简单可靠、控制方便，且具有很高的频率分辨率和转换速度，非常适合快速跳频通信的要求。本文将介绍DDS的工作原理，并给出基于DDS的跳频频率合成器的设计。

1 DDS的结构及工作原理

直接数字频率合成是采用数字化技术，通过控制和位的变化速度，直接产生各种不同频率信号的一种频率合成方法。

DDS的结构原理图如图1所示，它由相位累加器、正弦ROM表、D/A转换器等组成。参考时钟fr由一个稳定的晶体振荡器产生，用它来同步整个合成器的各个组成部分。相位累加器由N位加法器与N位相位寄存器级联构成，类似于一个简单的加法器。每来一个时钟脉冲，加法器就将频率控制字K与相位寄存器输出的累加相位数据相加，然后把相加后的结果送至相位累加器的数据输入端。相位寄存器就将加法器在上一时钟作用后产生的新相位数据反馈到加法器的输入端，以使加法器在下一个时钟的作用下继续将相位数据与频率控制字相加。这样，相位累加器在参考时钟的作用下进行线性相位累加。当相位累加器累加满量进，就会产生一次溢出，完成一个周期性的动作，这个周期就合成信号的一个周期，累加器的溢出频率也就是DDS的合成信号频率。

图1 DDS的结构原理图

DDS的工作原理是：在参考时钟fr的控制下，频率控制字K由累加器加以得到相应的相位数据，把此数据作为取样地址，来寻址正弦ROM表进行相位-幅度变换，输出不同的幅度编码；再经过D/A转换器得到相应的阶梯波；最后经低通滤波器对阶梯波进行平滑处理，即可得到由频率控制字决定的连续变化的输出正弦波。

DDS的输出频率f0、参考时钟频率fr、相位累加器长度N以及频率控制字K之间的关系为：

f0=K×fr/2N

DDS的频率分频率为：Δf0=fr/2N

由于DDS的最大输出频率受奈斯特抽样定理限制，所以fmax=fr/2。

2 DDS的特点及跳频能力

新一代的直接数字频率合成器采用全数字的方式实现频率合成，与传统的频率合成技术相比，具有以下特点：

（1）频率转换快。直接数字频率合成是一个开环系统，无任何反馈环节，其频率转换时间主要由频率控制字状态改变所需的时间及各电路的延时时间所决定，转换时间很短。

（2）频率分辨率高、频点数多。DDS输出频率的分辨率和频点数随机位累加器的位数的增长而呈指数增长。分辨率高达μHz。

（3）相位连续。DDS在改变频率时只需改变频率控制字（即累加器累加步长），而不需改变原有的累加值，故改变频率时相位是连续的。

（4）相位噪声小。DDS的相位噪声主要取决于参考源的相位噪声。

（5）控制容易、稳定可靠。

衡量跳频频率合成器性能指标的因素有：频率范围、频率分辨率、频率转换时间、频率准确度和稳定度、频谱纯度等。其中，跳频速度和频率点数是决定跳频通信系统性能的主要因素，系统的抗干扰和保密能力随频率点数的增高和跳速的加快而加强。从DDS的特点可以看出，直接数字频率合成器各个性能指标都较高，特别是其频率转换速度，因此它是实现快速跳频频率合成器的最佳选择。

篇6：基于DDS的快速跳频频率合成器的设计

3.1 DDS芯片的选择

现在流行的DDS产品以Analog Devices公司的最多，主要有AD7008、AD9830～AD9835、AD9850～AD9854等十几种芯片，形成从0～120MHz的宽输出频率范围系列。此外，Qualcomm公司也有Q2334、Q2368等产品。(本网网收集整理)

该方案使用Analog Devices公司推出的新一代DDS芯片AD9952，该新芯片能以早期DDS十分之一的功耗提供频率高达400MHz的内部时钟。此外，与以往的DDS芯片相比，该芯片还具有以下优点：

（1）内部集成14位的D/A转换器。以往DDS芯片的A/D转换器最多为12位。

（2）可进行sin(x)/x校正。通过反sin(x)/x函数滤波器对DAC的输入数据进行预均衡，补偿DAC的sin(x)/x函数的起伏特性，使幅特性变得平坦。

（3）内有可编程的相位/幅度抖动电路。相位抖动可减小相位截短带来的杂散，而幅度抖动可减小D/A转换器量化误差带来的杂散，因此较好地解决了DDS的杂散问题。

3.2 频率合成方案

图2是以DDS为核心的跳频频率合成器的`结构框图。它主要由DSP、AD9952、时间产生电路、滤波器等组成。DSP采用TI公司的TMS320C54X，负责跳频图案的产生，并控制DDS芯片AD9952的工作。

3.2.1 DDS的时钟

AD9952内含振荡电路，因此外加一晶体就可产生系统时钟。也可以不用内部振荡电路而直接引入外部时钟信号。外部时钟信号可以是单端信号或差分信号，并且可以通过配置相应的控制寄存器和控制信号，得到不同的时钟模式。为了减少共模干扰，通常采用差分外部时钟输入方法。本电路中使用高稳定度的有源晶振，然后由差分接收器MC100LVEL16D将晶振输出的单端信号转换为符合AD9952的差分信号。

3.2.2 AD9952与DSP的接口设计

AD9952与以往的DDS芯片不同，只有串行接口，没有并行接口。AD9952串口是同步串行通信口，易于和工业上的微控制器和微处理器相连；且兼容大多数的步传输格式，可支持SPI协议和Intel 8051 SSR协议。在本方案中就使用了SPI协议。SPI是Motorola公司推出的一种同步串行接口，支持高的数据传输速率，是目前使用比较多的串行总线接口；SPI接口是一种主从式配置，包括1个主设备和1个或者多个从设备。SPI接口有四个信号：串行数据主入从出信号（MISO）、串行数据主出从入信号（MOSI）、串行时钟信号（SCK）、从设备使能信号（SS）。

TMS320C54X系列DSP提供一种多通道缓冲串行口（McBSP），通过相关的控制和配置寄存器，可支持多种串行通信方式和协议。McBSP中的传输时钟具有停止模式控制选项，保证了与SPI协议的兼容。McBSP包括6个引脚，分别是串行数据发送信号（DX）、串行数据接收信号（DR）、发送串行时钟信号（CLKX）、接收串行时钟信号（CLKR）、发送帧同步信号（FSX）和接收帧同步信号（FSR）。当McBSP设置为停止方式时，发送和接收在内部实现同步，这使得McBSP可作为SPI的主设备或者从设备。McBSP的发送时钟（CLKX）对应于SPI串行时钟（SCK）；发送帧同步信号（FSK）对应于SPI使能信号（SS）。

方案中DSP为主设备，AD9952为从设备，二者之间的连接见图2。发送输出信号DX作为MOSI，接AD9952的SDIO；接收输入信号DR作为MISO，接AD9952的SDO。McBSP通过提供串行时钟来控制传输，CLKX只在包传输期间有效，当不进行包传输时，它保持无效。CLKX引脚此时应设置为输出，CLKR引脚在内部与其相连。McBSP的FSX引脚为从设备提供一个使能信号SS，此时FSK引脚设置为输出，在每个包发送时，产生一个帧信号。同时，数据延时参数必须设为1。

3.2.3 滤波器的设计

DDS采用数字化技术，最终合成信号是经D/A转换后得到的。其频谱含有很丰富的高次频谱分量，必须将它们滤除，才能得到频谱纯净的正弦波输出，因此要求滤波器的衰减特性要陡直，延迟时间要短。这里采用七阶椭圆函数低通滤波器。

3.2.4 应注意的问题

该电路是高速模混合电路，在制作PCB板时，一定要注意数模干扰问题。为此，PCB板一定要使用四层板。在进行电路布局时，将数字部分和模拟部分分开；将电源层分为数字电源和模拟电源；将地层分为数字地和模拟地。每个有源器件的电源都要加去耦电容，并且尽可能地靠近电源输入处以帮助滤除高频噪声。

直接数字频率合成具有频率转换速度快、频率分辨率高、输出相位连续和全数字化、易于集成、易于控制等优点，是跳频系统中频率合成器的理想选择。不过，受器件水平的限制，输出信号的频率上限不够高。随着数字集成技术的飞速发展，这一问题将逐渐得到解决。DDS构成的频率合成器必将成为快速跳频通信系统频率合成器的主流。

篇7：用AT89C实现电话远程控制家用电器

用AT89C2051实现电话远程控制家用电器

摘要：随着电话和家用电器的普及，越来越多的人希望能用电话来控制家电。本文采用AT89C2051单片机，配合新型的DTMF解码芯片和语音电路，成功实现了电话对家用电器的控制。

关键词：AT89C2051MC145436ISD33060电话遥控

1主要芯片简介

(1)AT89C2051

AT89C2051是Atmel公司生产的与MCS-51系列兼容的单片机。内含:2K字节FlashEEPROM、128字节RAM、15根I/O引线、2个16位定时器/计数器、1个五向量两级中断结构，1个全双工串行口、1个精密模拟比较器等，其引脚如图1所示。

(2)MC15436

MC145436是Motorola公司生产的DTMF（双音多频）解码器，负责将DTMF信号转变为二进制数字信号，其引脚如图2所示。7脚(AIN)为信号输入端；2、1、14、13脚D1、D2、D3、D4为解码输出端；12脚(DV）为输出数据有效端，当输入的DTMF信号经IC解码成功后该脚转变为高电平；3脚(EN)为解码输出控制端；6脚(XEN)为CLK信号控制端。

（3）ISD33060

ISD33060是ISD公司的第3代3V的单片语音IC，其引脚如图3所示。

该芯片总存储时间达60s，其与外部微处理器的.接口采用SPI（SerialPeripheralInterface）串行外设接口或MSI（MircowireSerialInterface）微传输线串行接口，ISD33060的录放音时间可任意进行分段，每段最短长度为150ms。

使用SPI接口协议时，主要用到5条控制线：

①1脚（SS）--芯片选择输入端，低电平有效；

②2脚（MOSI）--串行数据输入端，ISD芯片从该脚接收来自单片机的控制命令数据；

③3脚（MISO)--串行数据输出端，单片机从该脚获得ISO的返回数据；

④28脚（SCLk）--SPI接口串行时钟输入，用于同步数据的传送；

⑤25脚(INT)--当语音放结束或录放音溢出时，该脚变低电平，在下一个SPI周期开始时，该信号被清除并返回高电平。

2硬件原理图

硬件原理如图4所示。上电后单片机在不断查询P1.4脚。无来电时，P1.4呈高电平，当有铃流来到时，光电耦合器PC817导通，P1.4呈现低电平。单片机检测到P1.4的低电平后，为了防止正常来电话本装置过快动作，先延时一段时间（这里初定为7s），然后再查询有无铃流存在，如没有，继续进入查询状态；如还有，则P3.7输出高电平，驱动9012导通，继电器J动作，接通线路。这时P1.5、P1.6、P1.7、P3.0、P3.1发出配合信号，启动语音电路ISD33060，通过13脚AUDOUT端发出语音提示：“请输入密码，以#字结束”。用户听到提示后，通过电话发出DTMF密码信号，此信号通过C1进入MC145436的AIN脚，经内部解码得到4位二进制信号从D1～D4脚输出；同时DV端输出高电平，单片机不断查询P3.2脚，将密码信号从P1.0～P1.3端输入，检测到“＃”字信号即0CH后说明已输入完密码，然后判断密码是否正确。不正确，可输入3次，3次再不正确就结束。如正确，则ISD33060再发语音提示：“请选择：1开灯，2关灯,3开空调,4关空调，5开总闸，6关总闸，7改密码，8退出”（这里初定只对灯具、空调和总闸进行控制，也可改为控制其它电器）。单片机再通过MC145436接收控制选择，如想开空调，则用户发出信号3，单片机P3.4送出高电平，控制固态继电器SSR2动态，使空调运转；如想退出，则用户通过电话按8,单片机P3.7送出低电平，9012截止，J切断线路。每次可进行多个电器的控制。

图4

3软件设计

主程序框图如图5所示。

图5

4结束语

本装置只控制3种电器，通过改进完全可以控制更多电器；还可用来遥控开锁，或作为远程报警器。

篇8：实现直接数字频率合成器的三种技术方案

实现直接数字频率合成器的三种技术方案

摘要：讨论了DDS的工作原理及性能性点，介绍了目前实现DDS常用的三种技术方案，并对各方案的特点作了简单的说明。

关键词：直接数字频率合成器相位累加器信号源现场可编程门限列

1971年，美国学者J.Tierney等人撰写的“ADigitalFrequencySynthesizer”-文首次提出了以全数字技术，从相位概念出发直接合成所需波形的一种新给成原理。限于当时的技术和器件产，它的性牟指标尚不能与已有的技术盯比，故未受到重视。近1年间，随着微电子技术的迅速发展，直接数字频率合成器（DirectDigitalFrequencySynthesis简称DDS或DDFS）得到了飞速的发展，它以有别于其它频率合成方法的优越性能和特点成为现代频率合成技术中的姣姣者。具体体现在相对带宽宽、频率转换时间短、频率分辨率高、输出相位连续、可产生宽带正交信号及其他多种调制信号、可编程和全数字化、控制灵活方便等方面，并具有极高的性价比。

1DDS基本原理及性能特点

DDS的基本大批量是利用采样定量，通过查表法产生波形。DDS的结构有很多种，其基本的电路原理可用图1来表示。

相位累加器由N位加法器与N位累加寄存器级联构成。每来一个时钟脉冲fs，加法器将控制字k与累加寄存器输出的累加相位数据相加，把相加后的结果送到累加寄存器的数据输入端，以使加法器在下一个时钟脉冲的作用下继续与频率控制字相加。这样，相位累加器在时钟作用下，不断对频率控制字进行线性相位加累加。由此可以看出，相位累加器在每一个中输入时，把频率控制字累加一次，相位累加器输出的数据就是合成信号的相位，相位累加器的出频率就是DDS输出的信号频率。

用相位累加器输出的数据作为波形存储器（ROM）的相位取样地址。这样就可把存储在波形存储器内的波形抽样值（二进制编码）经查找表查出，完成相位到幅值转换。波形存储器的输出送到D/A转换器，D/A转换器将数字量形式的波形幅值转换成所要求合成频率的模拟量形式信号。低通滤波器用于滤除不需要的取样分量，以便输出频谱纯净的正弦波信号。

DDS在相对带宽、频率转换时间、高分头放力、相位连续性、正交输出以及集成化等一系列性能指标方面远远超过了传统频率合成技术所能达到的水平，为系统提供了优于模拟信号源的性能。

（1）输出频率相对带宽较宽

输出频率带宽为50%fs（理论值）。但考虑到低通滤波器的特性和设计难度以及对输出信号杂散的抑制，实际的输出频率带宽仍能达到40%fs。

（2）频率转换时间短

DDS是一个开环系统，无任何反馈环节，这种结构使得DDS的频率转换时间极短。事实上，在DDS的频率控制字改变之后，需经过一个时钟周期之后按照新的相位增量累加，才能实现频率的转换。因此，频率时间等于频率控制字的传输，也就是一个时钟周期的时间。时钟频率越高，转换时间越短。DDS的频率转换时间可达纳秒数量级，比使用其它的频率合成方法都要短数个数量级。

（3）频率分辨率极高

若时钟fs的频率不变，DDS的频率分辨率就是则相位累加器的位数N决定。只要增加相位累加器的位数N即可获得任意小的频率分辨率。目前，大多数DDS的分辨率在1Hz数量级，许多小于1mHz甚至更小。

（4）相位变化连续

改变DDS输出频率，实际上改变的每一个时钟周期的相位增量，相位函数的曲线是连续的，只是在改变频率的瞬间其频率发生了突变，因而保持了信号相位的连续性。

（5）输出波形的灵活性

只要在DDS内部加上相应控制如调频控制FM、调相控制PM和调幅控制AM，即可以方便灵活地实现调频、调相和调幅功能，产生FSK、PSK、ASK和MSK等信号。另外，只要在DDS的波形存储器存放不同波形数据，就可以实现各种波形输出，如三角波、锯齿波和矩形波甚至是任意的波形。当DDS的波形存储器分别存放正弦和余弦函数表时，既可得到正交的两路输出。

（6）其他优点

由于DDS中几乎所有部件都属于数字电路，易于集成，功耗低、体积小、重量轻、可靠性高，且易于程控，使用相当灵活，因此性价比极高。

DDS也有局限性，主要表现在：

（1）输出频带范围有限

由于DDS内部DAC和波形存储器（ROM）的工作速度限制，使得DDS输出的最高频有限。目前市场上采用CMOS、TTL、ECL工艺制作的DDS工习片，工作频率一般在几十MHz至400MHz左右。采用GaAs工艺的DDS芯片工作频率可达2GHz左右。

（2）输出杂散大

由于DDS采用全数字结构，不可避免地引入了杂散。其来源主要有三个：相位累加器相位舍位误差造成的杂散；幅度量化误差（由存储器有限字长引起）造成的杂散和DAC非理想特性造成的杂散。

2实现DDS的三种技术方案

2.1采用高性能DDS单片电路的解决方案

随着微电子技术的飞速发展，目前高超性能优良的DDS产品不断推出，主要有Qualcomm、AD、Sciteg和Stanford等公司单片电路（monolithic）。Qualcomm公司推出了DDS系列Q2220、Q2230、Q2334、Q2240、Q2368，其中Q2368的时钟频率为130MHz，分辨率为0.03Hz，杂散控制为-76dBc，变频时间为0.1μs;美国AD公司也相继推出了他们的DDS系列：AD9850、AD9851、可以实现线性调频的AD9852、两路正交输出的AD9854以及以DDS为核心的QPSK调制器AD9853、数字上变频器AD9856和AD9857.AD公司的DDS系列产品以其较高的性能价格比，目前取得了极为广泛的应用。AD公司的常用DDS芯片选用列表见表1.下面仅对比较常用的AD9850芯片作一简单介绍。

表1AD公司的常用DDS芯片选用列表

型号最大工作(MHz)工作电压（V）最大功耗（mw)备注AD9832253.3/5120小型封装，串行输入，内置D/A转换器。AD9831253.3/5120低电压，经济，内置D/A转换器。AD9833252.5～5.5个管脚的uSOIC封装。AD9834502.5～5.52520个管脚的TSSOP封装并内置比较器。AD9835505200经济，小型封装，串行输入，内置D/A转换器。AD9830505300经济，并行输入，内置D/A转换器。AD98501253.3/5480内置比较器和D/A转换器。AD98531653.3/51150可编程数字QPSK/16-QAM调制器。AD98511803/3.3/5650内置比较器、D/A转换器和时钟6倍频器。AD98523003.31200内置12位的D/A转换器、高速比较器、线性调频和可编程参考时钟倍频器。AD98543003.31200内置12位两路正交D/A转换器、高速比较器和可编程参考时钟倍频器。AD985810003.3内置10位的D/A转换器、150MHz相频检测器、充电汞和2GHz混频器。

AD9850是AD公司采用先进的DDS技术推出的高集成度DDS频率合成器，它内部包括可编程DDS系统、高性能DAC及高速比较器，能实现全数字编程控制的频率合成器和时钟发生器。接上精密时钟源，AD9850可产生一个频谱纯净、频率和相位都可编程控制的模拟正弦波输出。此正弦波可直接用作频率信号源或转换成方波用作时钟输出。AD9850接口控制简单，可以用8位并行口或串行口经、相位等控制数据。32位频率控制字，在125MHz时钟下，输出频率分产率达0.029Hz。先进的`CMOS工艺使AD9850不仅性能指标一流，而且功耗少，在3.3V供电时，功耗仅为155mW。扩展工业级温度范围为-40～+85摄氏度，其封装是28引脚的SSOP表面封装。

AD9850采用32位相位累加器，截断成14位，输入正弦查询表，查询表输出截断成10位，输入到DAC。DAC输出两个互补的模拟电流，接到滤波器上。调节DAC满量程输出电流，需外接一个电阻Rset，其调节关系是Iset=32（1.248V/Rset），满量程电流为10～20mA。

2.2采用低频正弦波DDS单片电路的解决方案

MicroLinear公司的电源管理事业部推出低频正弦波DDS单片电路ML2035以其价格低廉、使用简单得到广泛应用。ML2035特性：（1）输出频率为直流到25kHz，在时钟输入为12.352MHz野外频率分辨率可达到1.5Hz（-0.75～+0.75Hz），输出正弦波信号的峰-峰值为Vcc；（2）高度集成化，无需或仅需极少的外接元件支持，自带3～12MHz晶体振荡电路；（3）兼容的3线SPI串行输入口，带双缓冲，能方便地配合单片机使用；（4）增益误差和总谐波失真很低。

ML2035为DIP-8封装，各引脚功能如下：

（1）Vss：-5V电源；

(2)SCK：串行时钟输入，在上升沿将串行数据锁入16位移位寄存器；

（3）SID：串行数据输入，该串行数据为频率控制字，决定6脚输出的频率；

（4）LATI：串行数据锁存，在下降沿将频率控制字锁入16位数据锁存器；

（5）Vcc：+5电源；

（6）Vout：模拟信号输出；

（7）GND：公共地，输入、输出均以此点作为参考点；

（8）CLKIN：时钟输入，可外接时钟或石英晶体。

ML2035生成的频率较低（0～25kHz），一般应用于一些需产生的频率为工频和音频的场合。如用2片ML2035产生多频互控信号，并与AMS3104（多频接收芯片）或ML2031/2032（音频检波器）配合，制作通信系统中的收发电路等。

可编程正弦波发生器芯片ML2035设计巧妙，具有可编程、使用方便、价格低廉等优点，应用范围广泛。很适合需要低成本、高可靠性的低频正弦波信号的场合。

ML2037是新一代低频正弦波DDS单片电路，生成的最高频可达500kHz。

2.3自行设计的基于FPGA芯片的解决方案

DDS技术的实现依赖于高速、高性能的数字器件。可编程逻辑器件以其速度高、规模在、可编程，以及有强大EDA软件支持等特性，十分适合实现DDS技术。Altera是著名的PLD生产厂商，多年来一直占据着行业领先的地位。Altera的PLD具有高性能、高集成度和高性价比的优点，此外它还提供了功能全面的开发工具和丰富的IP核、宏功能外它还提供了功能全面的开发工具和丰富的IP核、宏功能库等，因此Altera的产品获得了广泛的应用。Altera的产品有多个系列，按照推出的先后顺序依次为Classic系列、MAX（MultipleArrayMatrix）系列、FLEX（FlexibleLogicElementMatrix）系列、APEX（AdvancedLogicElementMatrix）系列、ACEX系列、Stratix系列以及Cyclone等。

Max+plusII是Altera提供的一个完整的EDA开发软件，可完成从设备输入、编译、逻辑综合、器件适配、设计仿真、定时分析、器件编程的所有过程。QuartusII是Altera近几年来推出的新一代可编程逻辑器件设计环境，其功能更为强大。

用Max+plusII设计DDS系统数字部分最简单的方法是采用原理图输入。相位累加器调用lmp_add_sub加减法器模拟，相位累加器的好坏将直接影响到整个系统的速度，采用流水线技术能大幅度地提升速度。波形存储器（ROM）通过调用lpm_rom元件实现，其LPM_FILE的值*.mif是一个存放波形幅值的文件。波形存储器设计主要考虑的问题是其容量的大小，利用波形幅值的奇、偶对称特性，可以节省3/4的资源，这是非常可观的。为了进一步优化速度的设计，可以选择菜单Assign|GlobanProjectLogicSynthesis的选项Optimize10（速度），并设定GlobalProjectLogicSynthesisStyle为FAST，经寄存器性能分析最高频率达到100MHz以上。用FPGA实现的DDS能工用在如此之高的频率主要依赖于FPGA先进的结构特点。

虽然有的专用DDS芯片的功能也比较多，但控制方式却是固定的，因此不一定是我们所需要的。而利用FPGA则可以根据需要方便地实现各种比较复杂的调频、调相和调幅功能，具有良好的实用性。就可成信号质量而言，专用DDS芯片由于采用特定的集成工艺，内部数字信号抖动很小，可以输出高质量的模拟信号；利用FPGA也能输出较高质量的信号，虽然达不到专用DDS芯片的水平，但信号精度误差在允许范围之内。

DDS问世之初，构成DDS元器件的速度的限制和数字化引起的噪声这两个主要缺点阻碍了DDS的发展与实际应用。近几年超高速数字电路的发展以及对DDS的深入研究，DDS的最高工作频率以及噪声性能已接近并达到锁相频率合成器相当的水平。随着这种频率合成技术的发展，现已广泛应用于通讯、导航、雷达、遥控遥测、电子对抗以及现代化的仪器仪表工业等领域。

篇9：实现直接数字频率合成器的三种技术方案

实现直接数字频率合成器的三种技术方案

摘要：讨论了DDS的工作原理及性能性点，介绍了目前实现DDS常用的三种技术方案，并对各方案的特点作了简单的说明。

关键词：直接数字频率合成器相位累加器信号源现场可编程门限列

1971年，美国学者J.Tierney等人撰写的“A Digital Frequency Synthesizer”-文首次提出了以全数字技术，从相位概念出发直接合成所需波形的一种新给成原理。限于当时的技术和器件产，它的性牟指标尚不能与已有的技术盯比，故未受到重视。近1年间，随着微电子技术的迅速发展，直接数字频率合成器（Direct Digital Frequency Synthesis简称DDS或DDFS）得到了飞速的发展，它以有别于其它频率合成方法的优越性能和特点成为现代频率合成技术中的姣姣者。具体体现在相对带宽宽、频率转换时间短、频率分辨率高、输出相位连续、可产生宽带正交信号及其他多种调制信号、可编程和全数字化、控制灵活方便等方面，并具有极高的性价比。

1 DDS基本原理及性能特点

DDS的基本大批量是利用采样定量，通过查表法产生波形。DDS的结构有很多种，其基本的电路原理可用图1来表示。

用相位累加器输出的数据作为波形存储器（ROM）的相位取样地址。这样就可把存储在波形存储器内的`波形抽样值（二进制编码）经查找表查出，完成相位到幅值转换。波形存储器的输出送到D/A转换器，D/A转换器将数字量形式的波形幅值转换成所要求合成频率的模拟量形式信号。低通滤波器用于滤除不需要的取样分量，以便输出频谱纯净的正弦波信号。

（1）输出频率相对带宽较宽

输出频率带宽为50%fs（理论值）。但考虑到低通滤波器的特性和设计难度以及对输出信号杂散的抑制，实际的输出频率带宽仍能达到

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