高速ADC：防止前端冲突（精选7篇）由网友“塔罗甜甜”投稿提供，以下是小编精心整理的高速ADC：防止前端冲突，供大家参考借鉴，希望可以帮助到有需要的朋友。
篇1：高速ADC：防止前端冲突
高速ADC：防止前端冲突
末端应用中的趋势表明：OEM们仍在追求更高的速度和分辨率以及更低的失真、损耗及更小的尺寸和更低成本。但转换器设计者并没有为满足客户的这些需求开发出全新的架构，实际上也很少有设计者这么做。相反，现有架构的发展已经远远超出了其发明者的想象，继续在 IC 业的一个竞争非常激烈的领域中快速发展。趋势
这种发展一直是很迅速的。例如，在 EDN杂志的最近一次高速ADC调查中，正在出售的最快速12比特转换器是Analog Devices公司的 AD9433（参考文献 1）。AD9433 运行速度是125MS/s,功率是1.25W,带宽是 750MHz.而在我们目前的调查中，至少有 5 家制造商已在提供速度范围在 125MS/s ―― 1GS/s的器件，分辨率与速度有关，为8比特――14比特。
前次调查情况是，最快的转换器多数是建立在基于 SAR（逐次逼近寄存器）的架构或流水线架构上的。长期以来一直是大学研究课题的高速Δ-Σ结构，正开始填补SAR 在商用市场中留下的空白。
随着厂商以迅猛的速度“争当第一”,产品推出的速度似乎正在加快。糟糕的是，在产品发布后的几个季度，厂商提供的只是一些初步的数据表。初步的数据表并非只有坏处。实际上，它们帮助 IC 制造商和早期采用产品的客户更快地开始合作。但是，有些数据表有多个修订版（有时多达 8 个以上），使人们在获得 IC 样品时，很难以无差错的方式来做设计。
另一方面，与过去几年相比，制造商们时常玩的规格游戏不那么流行了，至少不那么明显了。多数数据表规定了最重要参数的最低和最高性能限度，有些是在 IC 的整个工作温度范围内规定这些限度。最低 ENOB（有效比特数）规格较常见，但仍然不普遍。缺乏规格时，你可以从最低 SINAD 直接计算 ENOB:
转换器的交流特性对于中等速度的通信是个挑战，在射频时更是如此（见附文《单值悖论》）。如果你在高速转换器方面的知识并不丰富，就应该在转换器选择上多花些时间。速度和分辨率相似的转换器之间有很多微妙的差别，结果，数据表长度往往接近于
其中L是长度，f 是时钟速率，m 是与厂商有关的变量。这一类别中，只有很少的器件有来自第二个来源的直接等价物。对于制造商而言，更常见的一个倾向是提供引脚兼容的“升级途径”,使你能够把某项设计迁移到更高的分辨率或时钟速率。
随着基础技术和电路技术的成熟，以及高速转换器领域市场规模的扩大和竞争的加剧，主要制造商提供的规格变得更严格了。例如，关于数据表的一项简要研究表明：静态误差一般很小。最高 DNL（差分非线性）通常小于 1LSB.结果，制造商保证不丢失代码的分辨率一般等于铭牌上的分辨率，只有极少数例外。INL（积分非线性）通常也小于 1LSB,只在很少的器件中超过几个 LSB.静态性能很高，伴随而来的是交流性能很高，这是因为静态非线性和失真之间存在关系。因此，噪声主导着很多转换器的 ENOB.多数高速 ADC 的数据表显示的 SNR 和 SINAD（信号、噪声和失真）规格只相差十分之一或十分之几分贝。这种情况下，如果数据表没有规定最差情形下的 ENOB 或 SINAD,那么通过结合 SNR 和单独报告的失真信息，你也许能够合理地估算 SINAD.不过，如果你估算的分量包括典型值，尤其是当你的估算接近应用的最低要求时，就应格外小心了。
正如已经提到的那样，IC 制造商们往往希望胜过其他公司一筹，都声称自己的转换器是最快的。在特定分辨率，多数应用并不需要市场上最快的转换器，而只需要足够快的转换器。只要转换器制造商能够满足你的设计对速度的需要，那么就直接的用处而言，进一步提高速度也许还不如逐渐改善 ENOB、功耗或成本，这些特性在可用器件领域展现了丰富的多样性。
多数高速转换器制造商能够提供广泛的布局信息和适合于各种应用的缓冲放大器的相关建议。多数制造商还提供评估板，从而使你迅速开始设计工作，并在设计周期的后期作为比较点。尽管有这么高级别的应用支持，但你还是必须仔细把转换器与附近其它子电路之间的相互影响降到最低限度（参考文献 2）。
逐次逼近
过去几个季度发布的典型 SAR 转换器的速度大约是参考文献 1 中讨论的器件的两倍。使用 ENOB 和最大取样速率的乘积作为品质因数，表现突出的产品包括 Texas Instruments 公司的 ADS7881、Analog Devices 公司的 AD7621、Linear Technology 公司的 LTC1403a （表 1）。
Analog 公司的 16 比特 AD7621 提供三种工作方式，外加“省电方式”.在所谓的翘曲方式（用于采样不足的应用）中，AD7621 每秒能取样 2.5M 次，值得提醒的是，连续转换之间的间隔不应超过 1 ms.如果转换不满足该准则，比如在突发转换的开始或加电序列之后，那么你应该忽略第一次转换。AD7621 的正常工作方式不要求最低转换速率，运行速度是 2MS/s.还有一种低功耗方式，就是 Analog Devices 公司的《星际迷航》迷们所称的脉冲方式，根据取样速率来调节功耗，最大速率为 1.25MS/s.根据最新的初步资料，该公司还没有发布“牵引束”选件，因此你必须把 LQFP-48 或可选的 LFCSP-48 封装焊接到印制电路板，就像你对其它所有器件所做的那样。
AD7621 依靠单一 2.5V 供电电压来工作，具有片上低漂移基准、基准缓冲器、温度传感器。如果你把该转换器与外部输入选择器一起使用，那么转换器就能测量自身的温度，这样你可以利用这些数据来提高整个工作温度范围内的校准精度。
Linear Technology公司的14比特 LTC1403A转换器工作速度是2.8MS/s,功耗仅为 21mW,供电电压是 3V.实际上，在最近推出的 SAR 转换器中，LTC1403A 及其姊妹产品12比特 LTC1403,按照 ES/P（ENOB 与取样速率的乘积除以功耗）品质因数的测量结果来看，是单通道器件中能量效率最高的。LTC1403和 LTC1403A 有两种低功耗空转方式。在小睡方式中，在正常供电情况下，功耗降至不超过 4.5mW 的水平。芯片使内部基准电压保持偏置，这样，转换器就能够在一个时钟周期内醒来。在睡眠方式中，基准的偏置也关闭，并且耗电进一步降至不超过 45mA 的水平。一旦处于睡眠状态，转换器要花 2 ms时间苏醒，主要是因为基准的转换时间和稳定时间，假定负载是推荐的 10mF.
在低于100kHz的频率时，LTC1403A 的差分输入提供的 CMRR（共模抑制比）一般高于 80dB,超过了期望的20dB/ 10倍频滚降。该器件的` ENOB 几乎与尼奎斯特点一致，在这一点，随着失真现象增加，ENOB会下降。一种三线串行控制接口使 LTC1403 和 LTC1403A 可以置于 MSOP-10 封装中，使这些器件对于便携系统或现场嵌入式系统应用而言很有吸引力。
Texas Instruments 公司 （TI） 的 12 比特 ADS7881 的采样速度高达 4MS/s.与 LTC1403 一样，ADS7881 有两种低功耗待机方式，把功耗从 110mW 最大值降到小睡方式的不足 10 mW 和睡眠方式的 9μW.苏醒时间一般分别是 60 ns和 25 ms.
ADS7881 的采样/保持放大器提供伪差分输入，你应该用匹配的源阻抗来驱动这种输入，以便在输入电压范围和工作温度范围内把偏移、增益和线性误差降到最小。输入信号范围是 0 ――2.5V.伪差分中的“伪”是指转换器对输入信号采样，并把它们送到电容器阵列，该阵列抑制共模分量，不过只是在有限的 ±200mV 电压范围内。在该范围内，典型 CMRR 在 1MHz 时等于 60 dB.
ADS7881 有一个并口，因此采用 TQFP-48 封装。你可以按照字节方式来配置该转换器的 12 比特数据端口，用于 8 比特处理器。在这种安排中，你的处理器在两次连续的字节读操作期间读取 12 比特数据。
I/Q 解调和多相电机控制等若干应用均受益于信号对的同步采样。廉价的双通道转换器以一种高效率利用电路板空间和电源的方式满足了这种需要。Linear Technology 公司的 14 比特 1.5MS/s LTC1407A 双通道 ADC 提供了在两个采样/保持放大器上进行的同时采样，这两个放大器共享一个 3MS/s SAR 内核（图 1）。转换器在两个采样/保持放大器之间来回切换，并装载一对 14 比特锁存器。
图1,Linear Technology公司的LTC1407和LTC1407A ,12比特和14比特双通道1.5MS/s转换器，采用单通道3MS/s SAR转换器就能处理来自同步取样/保持放大器的信号。
与 LTC1403A 一样，LTC1407A 有一个 12 比特的姊妹产品 LTC1407,并具有用于省电的小睡方式和睡眠方式、一个三线数字接口，它采用 MSOP-10 封装。这种双通道转换器的差分输入范围是 0――2.5V.只要差分分量和共模分量之和不超过标称值 3V 的电源电压，差分输入还可以容纳共模信号。
Analog Devices 公司的 AD7266 提供两个完整的 12 比特 2MS/s转换器，它们共享一个公共基准和控制块。每个转换器都有一个输入复用器，你可以把它配置用于3个差分输入信号或6个单端输入信号。你可以选择从两个串行输出引脚读取两个输出字，或在一条线路上接连读取。
AD7266最大功耗是20mW,依靠 5V 电源工作，根据我们的 ES/P 品质因数，这使它成为了本次调查中用电效率最高的 SAR 转换器。采用 3V 电源时，最高转换速率降至 1.5MS/s,但功耗降得更快，最大仅为 8mW.关机方式的功耗最大为 5mW.
AD7266 自从推出以来，规格细节一直有些不全，这是因为它今年才会完全生产。虽然 SINAD、THD（总谐波失真）、SFDR（无杂散动态范围）带有最大值或最小值规格，但对于你也许希望了解的硬指标，比如串扰、抖动、带宽、偏移匹配等等，只给出了典型值。数据表还把最大吞吐率等其它指标列为 TBD（待定）。AD7266 并不是伴有粗略数据表的唯一器件。事实似乎是，在最大、最积极的供应商匆忙把自己最新、最有竞争力的器件投放市场时，没有为早期采用者留下足够多的详细资料。Analog Devices 并不是唯一犯这种错误的公司，它的主要对手Texas Instruments 公司也一直是在提供完备的规格细节之前就在大谈其器件。在产品发布后的最初几周，这种情况也许可以理解，但等到两个季度之后还是没有动静，人们的好胃口恐怕早就没了。
当然，Analog Devices公司和 TI 公司并不只是在做些没有意义的事情。在突破 1MS/s（表 2）的 Δ-Σ 转换器（或 Σ-Δ 转换器，这要看你是跟谁说话）领域，他们处于领先地位。在上次调查期间，这类产品尚不存在。当时，这类器件充其量是大学论文而已。首批样品是 TI 公司的 ADS1605 和 ADS1606,以及 Analog Devices 公司的 AD7400 和 AD7401.
ADS1605 和 ADS1625 分别是 16 比特 5MS/s转换器和 18 比特 1.25MS/s转换器。ADS1605 和 ADS1625 的姊妹
产品，即 ADS1606 和 ADS1626,把输出 FIFO 添加到了 I/O 接口。
与这类转换器中的较慢型号一样，一个数字滤波器放在Δ-Σ调制器之后，决定着很多频带内特性，包括 ±0.0025dB 通带纹波、很宽的线性相位带宽，以及急剧跃迁进入抑止带等特性。抑止带衰减至少是 72dB.
数据表规定了最小 SINAD,并且在 100kHz 时的满刻度输入是 -20dB.你如果用它来计算 ENOB,那么对于 ADS1605 和 ADS1625,结果分别是 10 比特和 11.2 比特。笔者通过结合 SNR 趋势线和 THD 趋势线得到了表中的估算值，-20dB 满刻度时的最小值与典型值之比是额定的。根据数据表的特性曲线，在动态范围的最后 2dB,SNR 和 THD 都急剧恶化 10dB 以上，这个奇怪的特性使人们更难评估这些器件在 20dB 满刻度点以外其它点的性能。
Analog Devices 公司的 AD7400 和 AD7401 分别是 16 比特 10MS/s自计时Σ-Δ转换器和 16 比特 20MS/s外部计时Σ-Δ转换器。截止写稿时为止，AD740x 转换器在 IC ADC 当中很不寻常，独特的也许就是它们包含一个平面绝缘变压器，使你能够取消在很多交流电机控制和数据采集应用中都要求的电流隔离。该公司的隔离承受测试在器件上施加了 4.5kV 电压，持续 1s,泄漏电流极限为 5μA,按照 UL1577 标准进行。部分放电测试允许的最大值为 5pC,电压为 1.67kV,持续 1s,按照 EN60747-5-2 标准进行。在 UL、CSA、IEC、VDE、DIN 和 EN 针对隔离、绝缘和工作电压的标准方面，这些器件已经得到或正在申请批准。
炙手可热的流水线转换器
闪速转换器是最快的转换器架构，受限于以下事实：它对每个代码都需要一个n比特精度的比较器。因此，它的面积和最终成本与2n成比例，其中 n 是比特数。一种称为折叠式的电路技术减少了比较器的数量，但在超过8比特左右分辨率的转换器中很少见（参考文献 3）。National Semiconductor 公司的ADC-081000就是一种使用折叠和内插架构的商品化转换器，它是一种1GS/s 8比特器件，打算用于数字示波器、测量仪器和直接射频下变频设备（参考文献 4）。该公司最近才发布这种器件，截止发稿时，还没有提供最终性能极限。National Semiconductor 公司预定很快投入生产并上市该产品，价格为 100 美元（批量1000 件）。
流水线式转换器是针对各种超过 8 比特分辨率（表 3）的最快的常见架构。不论是从商品角度还是从学术实验角度，流水线转换器一直是重大开发的课题。在超过大约 12 比特后，流水线转换器设计就使用各种校准方法来消除初期的非线性。在各公司竞相制造速度更快、分辨率更大、功耗并不相应增加的转换器时，这种做法尤其常见。
在流水线转换器方面，最值得注意的趋势包括提高取样速率、增加每个取样速率节点的 ENOB、提供更多的多通道器件。多通道转换器尤其适合于成像和通信领域，在成像领域，大型阵列很常见，而在通信领域，I/Q 通道需要匹配良好的信号链。
Texas Instruments 公司率先把多条通道包含进产品中，每个封装中有 8 条通道，这些产品是 ADS5270、ADS5271 和 ADS5272,它们分别是 40MMS/s、50MMS/s 和 65MS/s的 12 比特转换器。如果说该公司宣布各项最低值时，典型值为 11.3 比特的 ENOB 没有引起太大震动，那么对于便携式超声波设备等成像应用，这样的通道密度和低功耗（每封装不到 1W）应该很有吸引力。
每条通道的转换器都连接到一个串行器和一个 LVDS 驱动器。一个外部取样时钟同步驱动 8 个采样/保持放大器和一个 PLL,该 PLL 生成了输出比特时钟。取样时钟和比特时钟在 LVDS 输出端上都可用。
Analog Devices 公司的多通道流水线式转换器包括 AD9229 12比特转换器和 AD9289 8比特转换器。两种器件的工作速度都是 65MS/s,都提供 LVDS 数据输出和比特时钟输出。典型 ENOB 分别是 11.4 比特和 7.5 比特。同样，截止写稿时，该公司还没有提供极限规格，因此很难评估这些器件在总体上的性能如何。
Maxim 公司的 MAX1126 和 MAX1127 分别是 4 通道 40MS/s 和 65MS/s流水线式转换器，采用 1.8V 电源工作。与其它多通道转换器类似，MAX1126 和 MAX1127 共享一个片上基准、一个时钟缓冲器、一个 PLL、一个控制结构，使总功耗不超过 2/3W.这些转换器的差分输入范围扩大到了 1.4V p-p.最小 ENOB 在 19.3MHz 时为 10.8 比特。
值得关注的单通道流水线式转换器包括 14 比特转换器 TelASIC TC1410,它的工作速度是 240MS/s,带宽是 1GHz,并带有恰当的输入匹配网。Linear Technology 公司的 14 比特 LTC1750 和 Maxim 公司的 15 比特 MAX1427 也值得关注。这两种器件的工作速度都是 80MS/s,都提供 11.8 ENOB,不过分辨率不一样，LTC1750 是 30 MHz,而 MAX1427 是 15 MHz.
还有更多的新器件也是流水线式的。有几家制造商正计划在第三、四季度推出高速转换器，因此你可以让“争当第一”游戏继续下去。运气好的话，对于过去两个季度或更早之前发布的器件，他们还将会补充当时没有提供的规格细节。
附文：单值悖论
单值规格对多参数现象的有限用途会随着模拟域中的某些规律性而增加，高速转换器也不例外（参考文献 A）。有些 OEM 设计商需要规格有保证、价格有竞争力的部件，而有些热心支持客户的转换器制造商所做的参数测试已经占了 IC 的出厂总成本的很大一部分，对于这些设计商和制造商，这个问题有些自相矛盾。例如，时钟速率、输入频率和工作温度是影响转换器性能的三个参数。从这个角度而言，单值 ENOB（有效比特数）规格尽管由于简单而具有吸引力，但包含的信息不太可能像你希望的那样多，除非限定信号和工作条件的各项标准强有力地指导你的应用。
芯片制造商早就在利用特性曲线来补充他们的规格表，这些曲线通常代表从一次性 α测试所收集的数据的统计平均值。持续进行的工艺监视和成品率优化往往会使关键参数处于中心位置，并伴随得到良好控制的分布，因此这些数据的有效寿命超过了作为它们基础的晶圆。另外，一些制造商提供参数分布柱状图，它们帮助描绘典型性能和规格表最大值及最小值之间的关系。在针对多参数措施进行特性曲线的解释时，有一个难题是它们只提供器件性能的二维片段，因此你不得不估计3个或更多参数维数度中的拐角大小。
对于高速 ADC,最不直观的关系包括噪声特性、失真特性和寄生特性，它们是时钟速率和输入频率的函数。因此，应寻找那些试图用图形来澄清这些复杂关系的制造商，这是值得注意的事情。Texas Instruments 公司在 ADS5500 转换器（14 比特、125MS/s）的数据表中就是这么做的（图 A）。
图A,TI公司ADS5500的SNR（a）、无寄生动态范围（b）及二次谐波失真与取样率和输入频率之间的函数关系曲线，显示了转换器性能与信号传输条件之间的复杂关系。（TI供稿）
参考文献
A. Israelsohn, Joshua, “Click picks,” EDN, May 1, , pg 67.
参考文献
1. Israelsohn, Joshua, “Blindingly fast ADCs,” EDN, May 10, , pg 53.
2. Israelsohn, Joshua, “Noise 102,” EDN, March 18, , pg 46.
3. Geelen, Govert and Edward Paulus, “An 8b 600 Msps 200 mW CMOS folding ADC using an amplifier preset technique,” Philips Semiconductor, Presented at ISSCC 2004.
4. Taft, Robert, Chris Menkus, Maria Rosaria Tursi, Ols Hidri, and Valerie Pons, “A 1.8V 1.6 Gsps 8b self-calibrating folding ADC with 7.26 ENOB at Nyquist frequency,” National Semiconductor, Presented at ISSCC 2004.
篇2：高速ADC的性能测试
高速ADC的性能测试
摘要：针对某信号处理机中的高速A/D转换器（ADC）的应用，利用数字信号处理机的硬件平台，采用纯正弦信号作为输入信号，用数字信号处理器（DSP）控制采样，并将A/D转换后的数据存储，进行FFT变换，进而来分析ADC的信噪比及有效位数。该测试方法具有全数字、可编程、精确度高等优点，是较为先进的测试方法。关键词：AD转换器 信噪比 有效位数 FFT DSP
目前的实时信号处理机要求ADC尽量靠近视频、中频甚至射频，以获取尽可能多的目标信息。因而，ADC的性能好坏直接影响整个系统指标的高低和性能好坏，从而使得ADC的性能测试变得十分重要。
ADC静态测试的方法已研究多年，国际上已有标准的测试方法，但静态测试不能反映ADC的动态特性，因此有必要研究动态测试方法。动态特性包括很多，如信噪比（SNR）、信号与噪声+失真之比（SINAD）、总谐波失真（THD）、无杂散动态范围（SFDR）、双音互调失真（TTIMD）等。本文讨论了利用数字方法对ADC的信噪比进行测试，计算出有效位数，并通过测试证明了提高采样频率能改善SNR,相当于提高了ADC的有效位数。在本系统中使用了AD9224,它是12bit、40MSPS、单5V供电的流水线型低功耗ADC.
（本网网收集整理）
1 测试系统原理
传统的动态测试方法是用高精度DAC来重建ADC输出信号，然后用模拟方法分析（如图1所示）。但这样的测试方法复杂、精度低、能测试的指标有限。国外从20世纪70年代起研究用数字信号处理技术对ADC进行动态测试，主要方法有正弦波拟合法[1]、FFT法[2――3]、直方图法[4]等，而国内这方面的研究则刚刚起步。
本文介绍的测试系统是利用作者开发的数字信号处理机中的DSP及其仿真系统来进行数据的采集、存储、处理及显示，从而构成可编程、数字化的ADC性能测试系统。
在该信号处理机中，首先采用两路ADC进行I、Q正交采样；然后用DSP并行系统进行数据的FFT运算、求模以及恒虚警处理；最后将结果通过并口传给笔记本电脑进行显示。实时信号处理机原理框图如图2所示。其中，DSP芯片是ADSP21060,主频为40MHz.它可以通过JTAG接口与PC机相连。PC机上运行DSP的在线仿真软件，能够实时地控制DSP的运行，并将处理结果以数据或图形的方式显示或存储起来。
前面讲过，过去对ADC进行测试是用模拟方法（如图1），并且需要高性能的D/A转换器。现在则利用计算机进行数字信号处理，可以实现数字化的测试。现取处理机中的一路ADC搭建测试系统，如图3所示。
在本测试系统中，使用信号发生器产生单频正弦信号，f=1.8625MHz.采样频率fs由可编程逻辑器件（EPLD）产生，可产生的采样时钟频率为3.725MHz和7.45MHz两种，可对正弦信号进行整数倍采样（2倍和4倍）。这里将正弦信号采样数据取为256个来进行处理。
2 ADC动态指标
2.1 信噪比
对于理想的ADC来说，在奈奎斯特带宽内的噪声电压有效值可表示为q/根号12.q表示最低位码的权值，即ADC的量化电压，该值与输入信号的幅度和频率无关。对于一个满度的正弦波输入信号，理论上的信噪比（SNR）可表示为：
SNR=6.02N+1.76dB+10lg（fs/2B） （1）
式中，N是ADC的位数，fs是采样频率，B是模拟输入信号的带宽。上式右边第三项表示增加采样频率（过采样）可提高信噪比。
2.2 有效位数
实际上ADC的误差表现为静态及动态非线性误差，并且动态误差随输入信号压摆率的增加而变大。因此实际测量的信噪比要比理论上的'小一些。计算有效位数（ENOB）可以从对方程（1）的N求解得到。
ENOB（N）=6.02N+1.76dB+10lg（fs/2B） （2）
采用DET技术时，噪声既包括量化噪声，也包括采样过程中奈奎斯特带宽外的谐波与带宽内信号混迭产生的噪声。另外，因为正弦信号容易产生和便于数学分析，所以在评估ADC的动态性能时，它是最常用的信号。
3 用FFT法测试ADC信
噪比及计算有效位数
FFT是从频域测试ADC信噪比的方法，步骤如下：
（1）用高精度正弦波输入被测ADC,正弦波频率f=1.8625MHz,采样频率分别为fs=3.725MHz和fs=7.45MHz?熏正弦波频率小于采样频率的一半，保证不会发生混叠。用DSP顺序记录ADC输出数据。
（2）接着用DSP进行FFT运算。当数据记录不是包含整数个信号周期时，要加窗函数来抑制频谱泄漏。可选择适当的窗函数，使信号能量集中在主瓣内，主瓣外能量可忽略。
（3）根据FFT运算的结果，首先计算信号的有效值。然后取基频和其两旁适当数目的采样值，求它们的平方和的平方根。所需采样的数目由已知的ADC的分辨率决定。其余的频率采样值的平方和的平方根作为噪声的有效值，它包括量化噪声、ADC的谐波噪声、超越噪声及FFT的舍入误差。有了这两个有效值就能计算ADC的信噪比（SNR）：
SNR=20lg（Vs/Vn） （3）
其中，Vs表示信号电平的有效值，Vn表示噪声电平的有效值。
（4）计算出信噪比后（噪声包括高次谐波失真、杂散波失真和宽带噪声），根据公式（2）即可计算出ADC的有效位数。
4 测试结果
利用上述测试系统和测试参数对ADC采样的数据进行FFT运算，并按上述算法进行计算，结果表明，在fs=2f时，SNR=67.6dB,根据公式（2）得出有效位数为：
ENOB（N）=[SNR（实际）-1.7dB-10lg（fs/2B）]/6.02
=（67.6-1.7）/6.02=10.95bit
在fs=4f时，采样频率提高一倍，SNR=70.3dB,提高了2.7dB左右。理论上，采样率提高一倍时，由公式（1）得：
ΔSNR=10lg（fs′/2B）-10lg（fs/2B）=10lg2-10lg1=3dB
即采样率提高一倍，信噪比提高3dB,相当于ADC有效位数提高半位。可见实际测试数据结果跟理论值基本吻合。以2倍速采样频率和4倍速采样频率采样后作FFT的结果如图4和图5所示。
对于高速ADC来说，其动态特性格外重要，因而精确地测试ADC的动态指标成为非常有意义的工作。对于实时信号处理机而言，ADC模块单元的大动态范围、高信噪比等显得尤为重要，这些性能将直接影响到后续的信号处理和检测。因此利用实时信号处理机本身的硬件平台，通过软件编程来实现对ADC的测试是一种高效、高精度的方法。
篇3：高速ADC的性能测试
高速ADC的性能测试
摘要：针对某信号处理机中的高速A/D转换器（ADC）的应用，利用数字信号处理机的硬件平台，采用纯正弦信号作为输入信号，用数字信号处理器（DSP）控制采样，并将A／D转换后的数据存储，进行FFT变换，进而来分析ADC的信噪比及有效位数。该测试方法具有全数字、可编程、精确度高等优点，是较为先进的测试方法。关键词：AD转换器 信噪比 有效位数 FFT DSP
目前的实时信号处理机要求ADC尽量靠近视频、中频甚至射频，以获取尽可能多的目标信息。因而，ADC的性能好坏直接影响整个系统指标的高低和性能好坏，从而使得ADC的性能测试变得十分重要。
ADC静态测试的方法已研究多年，国际上已有标准的测试方法，但静态测试不能反映ADC的动态特性，因此有必要研究动态测试方法。动态特性包括很多，如信噪比（SNR）、信号与噪声＋失真之比（SINAD）、总谐波失真（THD）、无杂散动态范围（SFDR）、双音互调失真（TTIMD）等。本文讨论了利用数字方法对ADC的信噪比进行测试，计算出有效位数，并通过测试证明了提高采样频率能改善SNR，相当于提高了ADC的有效位数。在本系统中使用了AD9224，它是12bit、40MSPS、单5V供电的流水线型低功耗ADC。
1 测试系统原理
传统的动态测试方法是用高精度DAC来重建ADC输出信号，然后用模拟方法分析（如图1所示）。但这样的测试方法复杂、精度低、能测试的`指标有限。国外从20世纪70年代起研究用数字信号处理技术对ADC进行动态测试，主要方法有正弦波拟合法[1]、FFT法[2～3]、直方图法[4]等，而国内这方面的研究则刚刚起步。
本文介绍的测试系统是利用作者开发的数字信号处理机中的DSP及其仿真系统来进行数据的采集、存储、处理及显示，从而构成可编程、数字化的ADC性能测试系统。
在该信号处理机中，首先采用两路ADC进行I、Q正交采样；然后用DSP并行系统进行数据的FFT运算、求模以及恒虚警处理；最后将结果通过并口传给笔记本电脑进行显示。实时信号处理机原理框图如图2所示。其中，DSP芯片是ADSP21060，主频为40MHz。它可以通过JTAG接口与PC机相连。PC机上运行DSP的在线仿真软件，能够实时地控制DSP的运行，并将处理结果以数据或图形的方式显示或存储起来。
前面讲过，过去对ADC进行测试是用模拟方法(如图1)，并且需要高性能的D／A转换器。现在则利用计算机进行数字信号处理，可以实现数字化的测试。现取处理机中的一路ADC搭建测试系统，如图3所示。
在本测试系统中，使用信号发生器产生单频正弦信号，f＝1．8625MHz。采样频率fs由可编程逻辑器件（EPLD）产生，可产生的采样时钟频率为3．725
[1] [2] [3]
篇4：ADC信噪比的分析及高速高分辨率ADC电路的实现
ADC信噪比的分析及高速高分辨率ADC电路的实现
摘要：首先从理论上分析了影响ADC信噪比的因素，然后以此为依据，从电路设计和器件选择两方出发，采用模/数转换器AD6644AST-65进行高速高分辨率ADC电路设计，并给出电路实测结果。关键词：ADC 有效位数 信噪比 高速高分辨率
在雷达、导航等军事领域中，由于信号带宽宽(有时可能高于10MHz)，要求ADC的采样率高于30MSPS，分辨率大于10位。目前高速高分辨率ADC器件在采样率高于10MSPS时，量化位数可达14位，但实际分辨率受器件自身误差和电路噪声的影响很大。在数字通信、数字仪表、软件无线电等领域中应用的高速ADC电路，在输入信号低于1MHz时，实际分辨率可达10位，但随输入信号频率的增加下降很快，不能满足军事领域的使用要求。
针对这一问题，本文主要研究在不采用过采样、数字滤波和增益自动控制等技术条件下，如何提高高速高分辨率ADC电路的实际分辨率，使其最大限度地接近ADC器件自身的实际分辨率，即最大限度地提高ADC电路的信噪比。为此，本文首先从理论上分析了影响ADC信噪比的因素；然后从电路设计和器件选择两方面出发，设计了高速高分辨率ADC电路。经实测表明，当输入信号频率为0．96MHz时，该电路的实际分辨率为11．36位；当输入信号频率为14．71MHz日寸，该电路的实际分辨率为10．88位。
1 影响ADC信噪比因素的理论分析
ADC的实际分辨率是用有效位数ENOB标称的。不考虑过采样，当满量程单频理想正弦波输入时，实际分辨率可用下式表示：
ENOB=[SINA0(dB)-1．76]／6．02 (1)
式中，SINAD表示ADC的信噪失真比，指ADC满量程单频理想正弦波输入信号的有效值与ADC输出信号的奈奎斯特带宽内的全部其它频率分量(包括谐波分量，但不包括直流允量)的总有效值之比。
ADC的信噪比SNR，指ADC满量程单频理想正弦波输入信号的有效值与ADC输出信号的奈奎斯特带宽内的全部其它频率分量(不包括直流分量和谐波分量)总有效值之比。
由此可知，当ADC的总谐波失真THD一定时，有效位数ENOB取决于SNR；ADC的SNR越高，其有效位数ENOB就越高。下面就来分析影响ADC信噪比SNR的因素。
理想ADC的噪声由其固有的量化误差(也称为量化噪声，如图1所示)产生。但实际使用的ADC是非理想器件，它的实际转换曲线与理想转换曲线之间存在偏差，表现为多种误差，如零点误差、满度误差、增益误差、积分非线性误差INL、微分非线性误差DNL等。其中，零点误差、满度误差、增益误差是恒定误差，只影响ADC的绝对精度，不影响ADC的SNR。INL指的是在校准上述恒定误差的基础上，ADC实际转换曲线与理想转换曲线的最大偏差。而DNL指的是ADC实际量化间隔与理想量化间隔的'最大偏差，改变ADC的量化误差，能更直接地计算出ADC实际转换曲线与理想转换曲线的偏差对ADC的SNR的影响。
非理想ADC，除了上述误差外，还有各种噪声，如热噪声、孔径抖动。前者是由半导体器件内部分子热运动产生的，后者是由ADC孔径延时的不确定性造成的。而ADC的外围电路同样会带来噪声，如ADC输入级电路的热噪声、电源／地线上的杂波、空间电磁波干扰、外接时钟的不稳定
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篇5：ADC信噪比的分析及高速高分辨率ADC电路的实现
摘要：首先从理论上分析了影响ADC信噪比的因素，然后以此为依据，从电路设计和器件选择两方出发，采用模/数转换器AD6644AST-65进行高速高分辨率ADC电路设计，并给出电路实测结果。
关键词：ADC有效位数信噪比高速高分辨率
在雷达、导航等军事领域中，由于信号带宽宽(有时可能高于10MHz)，要求ADC的采样率高于30MSPS，分辨率大于10位。目前高速高分辨率ADC器件在采样率高于10MSPS时，量化位数可达14位，但实际分辨率受器件自身误差和电路噪声的影响很大。在数字通信、数字仪表、软件无线电等领域中应用的高速ADC电路，在输入信号低于1MHz时，实际分辨率可达10位，但随输入信号频率的增加下降很快，不能满足军事领域的使用要求。
针对这一问题，本文主要研究在不采用过采样、数字滤波和增益自动控制等技术条件下，如何提高高速高分辨率ADC电路的实际分辨率，使其最大限度地接近ADC器件自身的实际分辨率，即最大限度地提高ADC电路的信噪比。为此，本文首先从理论上分析了影响ADC信噪比的因素；然后从电路设计和器件选择两方面出发，设计了高速高分辨率ADC电路。经实测表明，当输入信号频率为0．96MHz时，该电路的实际分辨率为11．36位；当输入信号频率为14．71MHz日寸，该电路的实际分辨率为10．88位。
1影响ADC信噪比因素的理论分析
ADC的实际分辨率是用有效位数ENOB标称的。不考虑过采样，当满量程单频理想正弦波输入时，实际分辨率可用下式表示：
ENOB=[SINA0(dB)-1．76]／6．02(1)
式中，SINAD表示ADC的信噪失真比，指ADC满量程单频理想正弦波输入信号的有效值与ADC输出信号的奈奎斯特带宽内的全部其它频率分量(包括谐波分量，但不包括直流允量)的总有效值之比。
ADC的信噪比SNR，指ADC满量程单频理想正弦波输入信号的有效值与ADC输出信号的奈奎斯特带宽内的全部其它频率分量(不包括直流分量和谐波分量)总有效值之比。
由此可知，当ADC的总谐波失真THD一定时，有效位数ENOB取决于SNR；ADC的SNR越高，其有效位数ENOB就越高。下面就来分析影响ADC信噪比SNR的因素。
理想ADC的噪声由其固有的量化误差(也称为量化噪声，如图1所示)产生。但实际使用的ADC是非理想器件，它的实际转换曲线与理想转换曲线之间存在偏差，表现为多种误差，如零点误差、满度误差、增益误差、积分非线性误差INL、微分非线性误差DNL等。其中，零点误差、满度误差、增益误差是恒定误差，只影响ADC的绝对精度，不影响ADC的SNR。INL指的是在校准上述恒定误差的基础上，ADC实际转换曲线与理想转换曲线的最大偏差。而DNL指的是ADC实际量化间隔与理想量化间隔的最大偏差，改变ADC的量化误差，能更直接地计算出ADC实际转换曲线与理想转换曲线的偏差对ADC的SNR的影响。
非理想ADC，除了上述误差外，还有各种噪声，如热噪声、孔径抖动。前者是由半导体器件内部分子热运动产生的，后者是由ADC孔径延时的不确定性造成的。而ADC的外围电路同样会带来噪声，如ADC输入级电路的热噪声、电源／地线上的杂波、空间电磁波干扰、外接时钟的不稳定性(导致ADC各采样时钟沿出现时刻不确定，带来孔径抖动)等，可以把它们都等效为ADC的上述两种内部噪声。
上述误差和噪声的存在，导致ADC的SNR下降。下面先给出理想ADC的SNR计算公式，然后具体分析微分非线性误差DNL、孔径抖动△tj和热噪声对ADC的SNR的影响。
1．1理想ADC的SNR
理想ADC的量化误差g(υ)与满量程内输入信号的电压V的关系如图1所示。量化误差为在[-q/2，q/2]内均匀分布且峰-峰值等于q(q=1LSB，LSB表示理想ADC的最小量化间隔)的锯齿波信号。
设N位ADC满量程电压为±1V，输入信号为s(t)=sinωt，则输入信号电压有效值Vs=1/√2=2N/2√2×q，量化噪声电压有效值于是得ADC输出信噪比为：
SNR=6．02N+1．76(dB)（2）
1．2微分非线性误差DNL
非理想ADC的量化间隔是非等宽的，这将导致ADC器件不能完全正确地把模拟信号转化成相应的二进制码，从而造成SNR的下降；且ADC每个量化的二进制码所对应的量化间隔都不同，为便于分析，用ε(LSB)=εq表示实际量化间隔与理想量化间隔误差的有效值，并近似认为由于DNL的影响，在无失码条件(DNL<1LSB)下，量化误差均匀分布在[-上q+εq/2，q+εq/2]和[-q－εq/2，q－εq/2]内。如图1中实线所示（虚线伪理想ADC量化误差）。这样，在考虑了DNL之后的ADC量化噪声电压Vq_DNL为：
1．3孔径抖动△tj
孔径时间又称孔径延迟时间，是指对ADC发出采样命令(采样时钟边沿)时刻与实际开始采样时刻之间的时间间隔。相邻两次采样的孔径时间的偏差称为孔径抖动，记作△tj。孔径抖动造成了信号的非均匀采样，引起了误差，设ADC满量程电压为±1V输入信号为s(t)=sinωt，孔径抖动有效值为σ△tj，则由孔径抖动带来的误差电压为：
1．4热噪声
这里将ADC电路中微分非线性误差DNL、孔径抖动△tj外的其它噪声都等效为ADC输入端的热噪声电压Vtn，设其有效值为σtn。
1．5非理想ADC的SNR
一般情况下，量化噪声、微分非线性误差DNL、孔径抖动△tj和热噪声彼此相互独立，综合芍虑这四个因素的影响，可得到ADC的SNR计算公式如下：
式中，N--ADC的量化位数
ε--ADC的实际量化间隔与理想量化间隔误差的有效值，单位LSB
fin--ADC输入信号频率，单位Hz
σ△tj--ADC的孑L径抖动有效值，单位s
σtn--等效到ADC输入端的热噪声的有效值单位LSB
对于高分辨率ADC器件，其固有量化误差、微分非线性误差DNL和器件热噪声均较小。当fin较高时，ADC电路的SNR主要取决于孔径抖动，此时有
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电路设计目标：有效位数ENOB≥10．50bit、采样率为40MSPS、输入信号频率小于15MHz，输入信号幅度为-ldBFs。该指标能满足数字仪表、高速数据采集卡、软件无线电和雷达、导航等领域中数字波束形成的要求。
2．1电路设计与器件选择
本电路主要由模／数转换器ADC、输入电路、输出屯路、时钟电路和电源电路组成，如图2所示。
2．1．1时钟电路
时钟电路的设计主要包括AD6644AST-65采样时钟相位噪声指标的确定以及PECL差分时钟的实现。
2．1．2ADC输入电路
ADC输入电路多采用运放直流耦合或变压器交流耦合方式，为输入信号提供增益、偏置和缓冲。
由于运放为有源器件，除具有一定的谐波失真外，还存在主要集中在低频段的1／f噪声和较宽频带内的白噪声。这些噪声和谐波失真都降低了运放的信噪比SNR和有效位数ENOB。当运放的SNR不明显优于甚至低于ADC的SNR时，它带来的噪声是不容忽视的，对于高分辨率ADC电路，甚至是不能接受的。而作为无源器件的变压器，一般认为它的噪声和谐波失真是微乎其微、可以忽略的。因此，本电路的输入电路采用变压器交流耦合方式，选用Mini-Circuits公司的变压器T4-6T。
为进行比较，同时也提供运放直流耦合方式，采用ADI公司的低噪运放AD8138。根据AD8138的关参数，计算得到的A
D8138输出的.总谐波失真和热噪声之和大于1LSB。该指标可能导致无法满足电路热噪声不大于1．50LSB的设计要求，并带来更大的谐波失真。因此可预知，采用AD8138时，ADC电路的有效位数ENOB会比采用变压器时的有效位数ENOB有所下降，甚至达不到设计要求。
2．1．3ADC输出电路
ADC的模拟输入和数据输出之间存在少量的寄生电容，ADC数据输出线上的噪声会通过这些寄生电容耦合到模拟输入端，导致ADC的SNR和有效位数ENOB下降。为解决这一问题，可在ADC数据输出端接一锁存器。
为减小ADC电源的波动，应尽量降低ADC输出端的负载电容和输出电流。在ADC数据输出端接一锁存器可避免将其直接连在数据总线上，有效限制了其输出端的负载电容；在ADC每一个数据输出端都串联一个电阻，可限制其输出电流。
本电路采用74LC574作为AD6644AST-65的输出数据锁存器，同时每一个数据输出端都串联一个100Ω的电阻。
2．1．4电源、地和去耦电路
AD6644AST-65的电源抑制比PSRR≈±lmV／V，当外接电源的纹波为峰-峰值100mV时，等效于在AD6644AST-65输入端产生100μV(0．77LSB)大小的噪声，这相对于设计指标而言是不能接受的。为减小外接电源对电路的影响，本电路采用Linear公司的低压差LDO线性稳压器LTl086-5和LTlll7-3．3(两个芯片的PSRR均大于60dB)对外接稳压电源进行稳压，为AD6644AST-65等模拟电路提供5V电源和3．3V电源。
时钟、ADC的输出信号以及后级数字电路的数字信号的跳变都会引起电源电流的急剧变化，由于印刷电路板的电源线和地线上存在分布电阻、电容和电感，当有变化的电流经过时，其上的压降也随之变化；频率较高时，就表现为电地间的高频杂波。为降低这类杂波干扰，本电路采取以下措施：
・时钟电路的5V电源，由VCC_5VA串联一磁珠FB得到；
・AD6644AST-65后级数字电路的3．3V电源，由VCC_3．3VA串联一磁珠FB得到；
・模拟地和数字地分开布线，并在一点用磁珠FB相连；
・ADC的所有电源管脚都就近对地接去耦电容。
图3
磁珠对MHz级以上的信号有较好的吸收作用，能有效降低时钟电源、数字电源对AD6644AST-65模拟电源的影响，以及数字地对模拟地的影响。
去耦对于高速高分辨率ADC电路尤为重要。为此，本电路采用0．01μF的NPO材料(属低损耗、超稳定的电容材料，电气特性基本上不随温度、电压、时间的变化而变化，自谐振频率较高，适用于高频场合)自01206封装的贴片电容和0．1μF的X7R材料(属稳定性电容材料，电气特性随温度、电压、时间变化不明显，适用于中、低频场合)的0805封装的贴片电容并联，有效地滤除电地间较宽频带的杂波。
2．1．5电路板的布局布线
ADC界于模拟电路和数字电路之间，且通常被划归为模拟电路。为减小数字电路的干扰，应将模拟电路和数字电路分开布局；为减小信号线上的分布电阻、电容和电感，应尽量缩短导线长度和增大导线之间的距离；为减小电源线和地线的阻抗，应尽量增大电源线和地线的宽度，或采用电源平面、地平面。本电路在设计印刷电路板时，都遵循了以上原则。
2．2电路测试结果
采用信号发生器HP8640B产生0~15MHz的单频正弦信号，经相应带通滤波器滤波(各次谐波均小于-90dBc)后作为本电路的输入信号，滤波后信号在AD6644AST-65输入端幅度为-ldBFs。
AD6644AST-65输出数字信号经74LC574锁存后，存储于逻辑分析仪HPl6702A中。HPl6702A状态分析时钟取自AD6644AST-65的DRY管脚，该信号频率和AD6644AST-65采样时钟频率一致，为40MHz。
通过对逻辑分析仪HPl6702A每次存储的数字信号进行16384点FFT分析，可得到奈奎斯特带宽内总功率PΣ、输入信号功率只以及总谐波失真与噪声功率之和Pn+THD=PΣ-Ps。经计算得到电路的有效位数ENOB=[SINAD(dB)-1．76]／6．02=[Ps(dB)-Pn+THD(dB)-1．76]／6．02。
图3(a)、(b)、(c)为在三种不同测试条件下，AD6644AST-65输出数字信号的FFT分析频谱图和有效位数ENOB。
图3(c)表明，当fin=0．96MHz、AD6644AST-65输入端采用运放AD8138直流耦合时，电路热噪声和谐波失真明显增加，电路的有效位数ENOB约为10．74bit，比图3(a)的ENOB小0．6bit左右。由此可见，有源器件对高速高分辨率ADC电路性能的影响是很大的。
理论分析和实际电路的测试结果都说明，高速高分辨率ADC电路设计应选用低噪器件；当输入信号频率较高时，应选用低相位抖动的时钟源；在进行电路扳布局布线时，应注意电源噪声的抑制和减小数字电路对模拟电路的影响。
篇7：网友总结暑假防止和老妈冲突攻略
早起早睡不惹娘 暑假天天讨好娘
学生网友疯传《暑假防止和老妈发生冲突全天攻略》，他们大呼总结到心坎上了
没回家之前，老妈巴不得你回来，但是你回来之后，总感觉自己在家里的地位一天不如一天，以至于可能发生小 。如何与老妈维持着一种比较平衡的关系?一则名为《暑假防止和老妈发生冲突全天攻略》的帖子近期网上疯传，网友们看后纷纷吐槽：“暑假就指望着这‘神帖’和老妈过招啦!”
攻略：早起早睡莫熬夜
《暑假防止和老妈发生冲突全天攻略》对暑假在家的全天作息安排给出了详细建议。第一条，早起的孩子不惹妈，懒觉在假期里还是少睡为妙，不然这很有可能与老妈起冲突。起床时间维持在6:00~7:00之间不错。
早起了，也并不是让你在床上傻坐或玩电脑。因此第二条是，主动一点，给老妈献个殷勤。例如买个早点，买个菜。经过上述阶段，基本上给这一天老妈对你的态度奠定基调，如果没有好感，起码是没有反感。
第三条，如果你想在午饭之前的时间玩电脑或者看电视，注意几个方面：在看电视近1个小时的时候停止，然后去拖个地或者洗衣服，
资料
如果老妈中途过来抢你的.电脑、电视，那么你应该客套一下，问句老妈要不要看，要不要玩。
一上午的时间如果没算错，差不多就要午饭了。第四条，厨房可不能少了你的身影，即使你什么都不做，过去转一圈，慰问慰问老妈也是可以的。第五条，下午，每个“大神”估计都有个午休时间，不宜过长，2点之前起床。
一般经过一天的行动，这时候老妈基本对你就没什么脾气了，所以这个时候大胆地玩吧。最后，切记不要熬夜，10点左右如果你不上床睡觉，老妈就很恼火了。
孩子：总结到心坎上了
高一学生夏晓丽对“神帖”的第一条可谓感触颇多。放暑假了，她最大愿望就是每天能睡到自然醒，可是放暑假第一周，她的愿望就被父母“扼杀”了。夏晓丽也曾以“你越是唠叨，我越不起”的精神反抗过，但是招来了亲友的指责。没辙，她只得早上6点半和父母同时起床。
“我并不认为帖子的矛头是指向妈妈的一方，很多人内心希望讨妈妈的欢欣。”姜女士的孩子今年将升入高三，看完《暑假防止和老妈发生冲突全天攻略》后，大呼攻略总结到自己心坎上了。
专家：要关注孩子情商
母亲在孩子心中往往成了“祥林嫂”，而青春期的孩子又总是高歌“我的青春我做主”。
对此，社会学家、心理学家谭刚强表示，正是因为两代人的要求不同，青少年才会总结出如此详细的攻略。同时，这也可以理解为孩子自我减压、宣泄的一种方式。父母在孩子的成长过程中，关注得更多的是吃穿以及智能发展，情商和情感需求往往被忽略。父母应该尊重孩子的心理需求，多理解，多沟通。
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